JPH02280351A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ 本発明は半導体装置に係り、特に一つの基板上に、機能
の異なる複数の領域に区分けされて多数の半導体素子が
形成されてなる半導体装置における素子分離構造に関す
る。 【従来の技術］ 半導体装置の素子分離には、従来ＬＯＣＯ８法（ローカ
ル　オキシデーション　オブ　シリコン：Ｌｏｃａｌ　
　０ｘｉｄａｔｉｏｎ　　ｏｆ　　５ｉｌｉ　ｃｏ　ｎ
）と呼ばれる選択酸化法あるいはその改良型が用いられ
ている。この方法ではチャネルストッパとして素子分離
領域には一様に不純物が導入される。 また従来、特開昭６０−８９９４０号に記載のように、
素子分離スペースの寸法の違いにより異なる注入量の不
純物を導入して選択酸化することにより素子分離されて
いた。また、アイ・イー・デイ−・エム、テクニカル　
ダイジェスト（１９８７年）第５３２頁から第５３５頁
（ＩＥＤＭ。 Ｔｅｃｈ、　　Ｄｉｇｅｓｔ　（１９８７）ｐｐ５３２
−５３５）に記載されているように、素子分離の選択酸
化を行った後、−様にチャネルストッパを形成していた
。 ［発明が解決しようとする課題］ 上記従来技術（特開昭６０−９８８４０号）では選択酸
化を行なった際、素子骨な領域に導入した不純物が素子
領域のＳｉ基板中にも拡散してくる点について考慮され
ておらず、素子領域が微細になると上記不純物の素子領
域への拡散のため該領域に形成したＭＯＳトランジスタ
のしきい値電圧が高くなりかつ制御性が低下するという
問題があった。 さらに従来技術（ＩＥＤＭ、Ｔｅｃｈ、Ｄｉ　ｇｅｓｔ
　（１９８７）ＰＰ５３２−５３５）では、選択酸化後
に行なうチャネルストッパの形成条件を最も微細な素子
分離領域に合わせるため５その他の領域によっては接合
容量が増える等、好ましくない条件となることも少なく
なかった。 本発明の目的は、上述の如き従来技術の問題を解決し、
同一基板上において異なる機能を有する素子形成領域間
においてそれぞれの領域に適合した素子分離構造を与え
るようにした半導体装置を提供することにある。 【課題を解決するための手段１ 上記目的は、半導体集積回路装置内において回路及び素
子に応じて素子及び素子分離領域下部のパンチスルース
トップ及びチャネルストップ不純物の形成条件を変える
ことにより達成される。 前記形成条件を変えることは、素子分離領域を選択酸化
した後、公知の写真蝕刻法で形成したホトレジストをマ
スクとして所望の領域へ所望の条件で不純物を注入する
ことにより達成される。 【作用】 チャネルストッパ層は素子分離のための厚い酸化膜選択
酸化後に不純物のイオン注入によって形成するため、微
細な素子領域への不純物拡散は選択酸化によって起きる
ことはなく、さらに選択酸化後に注入した不純物により
ＭＯＳトランジスタのしきい値電圧を制御できるため、
該しきい値電圧の制御性を著しく向上させることができ
る。ところがチャネルストッパ層形成の不純物のイオン
注入量を多くすることは、接合容量の増加を招くため好
ましくない。 本発明においては、それぞれの機能を持つ複数の回路群
からなる複数の領域を同一チップに形成した半導体装置
において、集積密度だけが要求され、信号の遅延に接合
容量があまり影響しない、例えば記憶素子領域等では不
純物のイオン注入量を多くする。逆に接合容量の増加が
信号の遅延に直接影響し、高い集積密度を要求されない
領域、例えば演算領域等では不純物のイオン注入量を少
なくする。したがって、それぞれの領域でそれぞれに所
望の機能及び目的に適合した素子間分離が達成できる。 ［実施例１ 以下、本発明の一実施例を第１図を用いて詳細に説明す
る。第１図（ａ）は、微細な素子領域１０１と広い素子
領域１０２，１０３にそれぞれＭＯＳトランジスタが形
成された半導体装置の一部の平面レイアウト図である。 ここで１０１，１０２及び１０３は素子領域、１０４は
ゲート電極、１０５はコンタクト穴、１０６は配線のそ
れぞれのパターンを示す。 第１図（ａ）のＡ−Ａ’線断面（第１図（ｂ））を用い
て、本発明の半導体装置の一実７ｉ’＆例を説明する。 第１導電型（例えばｐ型）半導体基板１０７上は、ｎチ
ャネルＭｏＳトランジスタが形成されるｐ型（ｎウェル
）領域１０８とｎチャネルＭｏＳトランジスタが形成さ
れるｎ型（ｎウェル）領域１０９に大きく区画されてい
る。ここでそれぞれの領域１０８，１０９内には同じ導
電型で濃度の高い領域１１０，１１１が形成されている
。第１図（Ｑ）は第１図（ｂ）のＢ−Ｂ’及びｃ−ｃ’
断面での濃度の高い領域１１０の不純物分布を示す。第
１図（ａ）における微細な素子領域１０１での不純物分
布１１４は、第１図（ａ）における広い素子領域１０２
での不純物分布１１３に比べ幅が広く濃度も高くなって
いる。 次に第２図（ａ）〜（ｄ）により、本発明の一実施例の
形成方法を説明する。 まず、ｐ型１ｏΩ・ｃｍの単結晶Ｓｉ基板２０１上に公
知のイオン打ち込みと熱拡散により不純物濃度がｌ　Ｏ
”〜１０”　ｃ　ｍ＋’のｎウェル領域２０２とｎウェ
ル領域２０３を形成する。この後、Ｓｉ基板２０１上に
熱酸化法により２０ｎｍのＳｉＯ□膜２０４を成長させ
、さらにその上に選択酸化のマスクとなるＳｉ、Ｎ４膜
を化学気相蒸着法（ＣＶＤ法）により例えば２００ｎｍ
の厚さに堆積する。この後、公知の写真蝕刻法を用いて
素子分離領域のＳｉ、Ｎ４膜を選択的にエツチングし、
第２図（ａ）のごとく素子領域にＳｉ、Ｎ、、膜２０５
を残す。 つぎにＳｉ、Ｎ、膜２０５をマスクとして、公知のウェ
ット酸化法により素子分離領域にＳｉ○２膜２０膜製０
６０〜１１０００ｎの厚さに成長させる。つぎに、熱リ
ン酸を用いて素子領域に残存するＳｉ、Ｎ４膜２０５を
選択的に除去し、さらにＳｉＯ２膜２０膜製０４水溶液
により除去した後、公知のドライ酸化法で素子領域に例
えば厚さ３０ｎｍの酸化膜を形成する。しかる後、第２
図（ｂ）に示すごとく、まず公知の写真蝕刻法によりｎ
ウェル領域２０２上の微細な素子領域及びｎウェル領域
２０３上に、厚さ約１μｍのホトレジスト膜２０７から
なるパターンを形成し、イオン打ち込み法を用いて、ｎ
ウェル領域２０２内の広い素子領域にＢ＋イオンを加速
電圧１８０　ｋ　ｅ　Ｖ　、面密度５Ｘ１０１２ｃｍ４
”の条件でイオン注入し、チャネルストッパＷｉ２０８
を形成する。 次に第２図（ｃ）に示すごとく、上記と同様にｎウェル
領域２０２上の広い素子領域及びｎウェル領域２０３上
に、厚さ約２μｍのホトレジスト膜２０９からなるパタ
ーンを形成し、イオン打ち込み法を用いて、ｎウェル領
域２０２内の微細な素子領域にＢ＋イオンを加速電圧１
８０ｋｅＶ。 面密度５　Ｘ　１０１２ｃｍ、”及び加速電圧３００ｋ
ｅＶ、面密度Ｉ　Ｘ　１０”ｃｍ＋”の条件でイオン注
入し、チャネルストッパ層２１０を形成する。 さらに第２図（ｄ）に示すごとく、上記と同様にｎウェ
ル領域２０２上に、厚さ約１μｍのホトレジスト膜２１
１からなるパターンを形成し、イオン打ち込み法を用い
て、ｎウェル領域２０３にＰ４イオンを加速電圧２５０
ｋｅＶ、面密度５Ｘ１０１２ｃｍや′の条件でイオン注
入し、チャネルストッパ層２１２を形成する。 この後、公知の製造方法によりＭＯＳトランジスタのゲ
ート電極、ソース・ドレイン拡散層及び配線電極等を形
成する。 本実施例において、ｎウェル領域２０２内の素子間隔が
狭い領域のチャネルストッパ層２０８は２回のイオン打
ち込みによって形成した。しかし、例えばＢ＋を加速電
圧１８０　ｋ　ｅ　■、面密度１×１０１３ｃ　ｍ＋”
でイオン打ち込みし、素子間隔が広い領域より面密度を
上げることで、１回のイオン打ち込みですますことも可
能である。さらに、例えばＢ＋を加速電圧１５０ｋｅＶ
、面密度５×１０１２ｃｍ＋２でイオン打ち込みし、素
子間隔が広い領域より加速電圧を下げることで１回のイ
オン打ち込みとすることも可能である。 本実施例によれば、第３図に示すごとく、微細な素子領
域の条件での素子分離特性３０１は広い素子領域の条件
での素子分離特性３０２に比べ改善される。また、素子
分離特性と同様にＭＯＳトランジスタの短チヤネル特性
も改善される。第３図に示す特性は、ｎウェル領域によ
るものであるが、ｎウェル領域においても同様の効果が
得られる。 さらに本実施例によれば、これまで問題とされてきたチ
ャネルストッパ層による、チャネル幅の狭いＭＯＳトラ
ンジスタでのしきい値電圧の上昇を抑制できる。またチ
ャネル長の短いＭＯＳトランジスタでのしきい値電圧低
下を抑制できる。すなわち、上記の効果により半導体装
置の高集積化が可能となる。 〔２施例２〕 第２の実施例を第４図を用いて説明する。第４図は、ス
タチック型ランダムアクセスメモリ（ＳＲＡＭ）の１チ
ツプの平面図で、メモリ内の回路が形成されるチップ内
の位置を示したものである。 半導体チップ４０１上に、メモリセルの配置されるメモ
リマット領域４０２と、電圧やパルスの発生回路、信号
電圧の増幅回路などを備えた周辺回路領域４０３，４０
４，４０５が配置されている。 上記メモリ装置において、メモリマット領域４０２内の
メモリセルは、４ケのＭＯＳトランジスタと２ケの高抵
抗によって構成されている。このＭＯＳトランジスタの
素子領域及び素子分離領域の寸法はともに、半導体チッ
プ４０１内において最も小さい寸法である。 上記半導体メモリの製造において、本実施例では、第１
の実施例と同様に、Ｓｉ３Ｎ４膜をマスクとして選択酸
化膜を形成した後、素子領域上のＳｉ、Ｎ４膜を選択的
に除去し、素子領域上に厚さ３０ｎｍのＳｉＯ２膜を成
長させた。しかる後、写久蝕刻法を用いて、メモリマッ
ト領域４０２と素子寸法及び素子分離寸法が小さい一部
の周辺回路領域４０３，４０４のＰウェル領域が開口す
るよう、厚さ２μｍのレジストパターンを形成し、これ
をマスクとして、Ｂ＋イオンを加速電圧１８０ｋｅＶ、
面密度５　Ｘ　１０１２ｃ　ｍ＋”、及び加速電圧３０
０ｋｅＶ、面密度Ｉ　Ｘ　１０”ｃ　ｍ＋”でイオン注
入した。 次に前記のレジストパターンで覆った周辺回路領域４０
５のｎウェル領域を開口するように、厚さ１μｍのレジ
ストパターンを形成し、これをマスクとして、Ｂ＋イオ
ンを加速電圧１８０　ｋ　ｅ■。 面密度５Ｘ１０１２ａｍ＋”でイオン注入する。さらに
、周辺回路領域４０３，４０４，４０５のｎウェル領域
を開口するように、厚さ１μｍのレジストパターンを形
成し、これをマスクとして、Ｐ＋イオンを加速電圧２５
０ｋｅＶ、面密度５Ｘ１０”Ｃｍ、”でイオン注入した
。 以下、第１の実施例と同様に１通常の半導体装ａ製造工
程に従って、メモリ装置を製造した。 上記メモリ装置では、メモリセルを構成するチャネル幅
の狭いＭＯＳトランジスタのしきい値電圧１１．０．４
〜０．７ｖと広いチャネル幅のＭＯＳトランジスタのし
きい値電圧と同等に制御できた。その結果、メモリの動
作させる電ｇ電圧に対する裕度を約１ｖ拡げることがで
きた。また、周辺回路領域でのチャネルストッパ層のイ
オン注入量を少なくすることにより、拡散層の接合容量
を小さくでき、信号の遅延を減らすことができた。 さらに、メモリマット内のチャネルストッパ層の不純物
分布を制御することにより、α線に起因したソフトエラ
ーを低減することができた。これは、チャネルストッパ
ｍがポテンシャルバリアとなり、α線がＳｉ基板内に入
射して生成する対の正孔と電子とめ拡散を妨げるためで
ある。 本実施例においてスタチック型ランダムアクセスメモリ
の負荷素子として高抵抗を用いたが５この負荷素子をｐ
チャネルＭＯＳトランジスタとした場合、このｐチャネ
ルＭＯＳトランジスタの素子分離特性を向上させるため
に、メモリマット領域４０２内のｎウェル領域には、上
記条件にさらにＰ＋イオンを加速電圧５００ｋｅＶ、面
密度２Ｘ　１０１２ｃ　ｍ＋”でイオン注入した。 〔実施例３〕 さらに第３の実施例を第５図を用いて説明する。 第５図は、１ケの半導体チップ５０１上にダイナラミッ
ク型ランダムアクセスメモリ（ＤＲＡＭ）のメモリマッ
ト領域５０３とその周辺回路領域５ｏ４、ＳＲＡＭのメ
モリマット領域５０５とその周辺回路領域５０６、不揮
発性メモリ（ＲＯＭ）のメモリマント領域５０７とその
周辺回路領域５０８及び論理回路領域５０２を集積した
半導体装置の平面図である。 上記半導体装置の製造において、本実施例では第１の実
施例と同様に、素子分離領域にはＳｉ３Ｎ４膜をマスク
として選択酸化膜を形成した後、素子領域上のＳｉ、Ｎ
４膜を選択的に除去し、素子領域上に厚さ３０ｎｍのＳ
ｉＯ２膜を成長させた。 しかる後、動作電圧が５ｖである論理回路領域５０２と
ランダムアクセスメモリのメモリマット領域５０３，５
０５及びその周辺回路領域５０４゜５０６のｐウェル領
域にＢ＋を加速電圧１８０ｋｅＶ、面密度５×１０１２
ｃｍ＋２でイオン注入し、スタチック型ランダムアクセ
スメモリのメモリマット領域５０５にはさらにＢ＋を加
速電圧３００ｋｅＶ、面密度ｌＸｌ０”ｃｍ＋”でイオ
ン注入する。また上記論理回路領域５０２及び周辺回路
領域５０４．５０６のｎウェル領域には、Ｐｌを加速電
圧２５０ｋｅＶ、面密度５　Ｘ　１　Ｏ１２Ｃｍ、”で
イオン注入する。 次に電圧動作が１２Ｖである不揮発性メモリ領域５．０
７及びその周辺回路領域５０８のＰウェル領域には、Ｂ
１を加速電圧２００ｋｅＶ、面密度２Ｘ１０１２ｃｍ＋
”でイオン注入し、ｎウェル領域にはＰ＋を加速電圧３
００ｋｅＶ、面密度２ＸＩＯ１２ｃｍ＋２でイオン注入
する。 ここで、スタチック型ランダムアクセスメモリ領域５０
５に比べ、ダイナミック型ランダムアクセスメモリ領域
５０３のＢ＋のイオン注入の面密度が少ないのは、ダイ
ナミック型ランダムアクセスメモリにおいてはＰウェル
領域に負の電圧を印加することにより、素子分離特性が
向上すること、及び拡散層の接合耐圧を高くする必要が
あるためである。 本実施例においては、単結晶Ｓｉ基板としてｎ型１０Ω
・Ｃｍを用い、各メモリ領域５０３，５０５．５０７の
ｐウェル領域を分離することにより、ダイナミック型ラ
ンダムアクセスメモリ領域５０３のｐウェル領域にのみ
独立して電圧を印加できるようにしている。 この後、通常の半導体装置製造工程に従って、各メモリ
装置及び論理回路をｍ造した。 上記半導体′！；Ａ置では、拡散層のｐ−ｎ接合耐圧は
、動作電圧を５■とするスタチック型ランダムアクセス
メモリのメモリマット領域５０５で１０Ｖ、その周辺回
路領域５０６．ダイナミック型ランダムアクセスメモリ
領域５０３，５０４及び論理回路領域　５０２で１５Ｖ
である。また動作電圧を１２Ｖとする不揮発性メモリ領
域５０７，５０８で２０Ｖであり、それぞれ動作電圧に
対して余裕をとることができた。 【発明の効果１ 本発明によれば、１ケの半導体チップ上に形成される複
数種のそれぞれ機能が異なる素子形成領域における素子
間分離において、導入するチャネルストッパ不純物イオ
ンの注入量及び加速電圧を、チップ内のそれぞれの機能
を有する素子領域に応じて変えることにより１Ｍ０３）
−ランジスタのしきい値電圧の制御性向上、ｐ−ｎ接合
の耐圧向上などを図ることができる。 さらに本発明によれば、半導体装置の高集積化、及びそ
れぞれの回路をその目的に合わせて高性能化した複数の
機能を有する回路を１チツプにできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置の要部の平
面レイアウト図およびその断面図および要部の縦方向の
不純物分布図、第２図は本発明の一実施例の半導体装置
の形成工程を示す断面図、第３図は本発明の一実施例の
素子断面図および分離特性図、第４図及び第５図は本発
明の池の実施例の半導体装置の平面図である。 符号の説明 １０１．１０２，１０３・・・素子領域パターン。 １０４・・・ゲート電極パターン、１０７，２０１・・
Ｐ形シリコン基板、１０８，２０２・・・Ｐウェル領域
、１０９，２０３・・・Ｎウェル領域、１１０゜２０８
．２１０・・・濃度の高いＰ影領域、１１１゜２１２・
・・濃度の高いＮ影領域、１１．２，２０６・・・素子
分離の厚い酸化膜、１１３，１１４・・・不純物分布、
３０１，３０２・・・寄生ＭＯＳトランジスタ。 の特性、４０１，５０１・・・半導体チップ、４０２゜
５０３．５０５，５０７・・・メモリ領域、４０３゜４
０４．４０５．　５０４，５０６，５０８・・・周辺回
路領域、５０２・・・論理回路

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板上が第１導電型の半導体領
   域（領域１）と第２導電型の半導体領域（領域２）とに
   区画され、該領域上にそれぞれ素子を有する半導体装置
   において、上記領域１内と領域２内それぞれの深さ方向
   の不純物分布内に少なくとも１つの濃度の高い領域を有
   し、該濃度の高い領域は少なくとも素子領域の下部全域
   に設けられ、かつ前記領域１、２内において少なくとも
   どちらかが２つ以上の領域に分割され、それぞれの領域
   内で前記濃度の高い領域の不純物分布が異なることを特
   徴とする半導体装置。 ２、前記領域１と領域２とのそれぞれの内部に設けられ
   た前記の濃度の高い領域は、前記領域１と領域２とをそ
   れぞれ形成し素子分離領域のための厚い酸化膜を形成し
   た後、形成されたことを特徴とする特許請求の範囲第１
   項記載の半導体装置。 ３、前記領域１と領域２とのそれぞれの内部に設けられ
   た前記の濃度の高い領域は、素子分離領域のチャネルス
   トッパと能動素子のパンチスルーストッパとの働きを兼
   ね備えたことを特徴とする特許請求の範囲第１項記載の
   半導体装置。 ４、記憶領域とこれを制御・演算する周辺回路領域とで
   、前記領域１と領域２とでそれぞれの内部に設けられた
   前記の濃度の高い領域の不純物分布が異なることを特徴
   とする特許請求の範囲第１項記載の半導体装置。 ５、前記領域１と領域２とにおいて、それぞれの内部に
   設けられた前記の濃度の高い領域の不純物分布は、記憶
   領域が制御・演算する周辺回路領域に比して少なくとも
   幅が広いか濃度が高いことを特徴とする特許請求の範囲
   第４項記載の半導体装置。 ６、前記領域１と領域２とでそれぞれの内部に設けられ
   た前記の濃度の高い領域はイオン打ち込みによって形成
   され、その投影飛程は素子分離の厚い酸化膜或いは、素
   子分離の溝の深さより浅いことを特徴とした特許請求の
   範囲第１項記載の半導体装置。