JPH0955497A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955497A JPH0955497A JP22970695A JP22970695A JPH0955497A JP H0955497 A JPH0955497 A JP H0955497A JP 22970695 A JP22970695 A JP 22970695A JP 22970695 A JP22970695 A JP 22970695A JP H0955497 A JPH0955497 A JP H0955497A
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Abstract
(57)【要約】
【課題】 ソース、ドレインに接続された埋め込み導電
膜(引出し電極)とゲート電極との合わせずれによって
生じる不良を防止する。 【解決手段】 ゲート電極24上の絶縁膜をシリコン窒
化膜25と二酸化シリコン膜26の積層構造とし、二酸
化シリコン膜26の幅をゲート電極24よりも相対的に
小さく形成する。次に、埋め込み導電膜となる多結晶シ
リコン膜30を全面に成膜し二酸化シリコン膜26が表
面に露出するまでエッチバックして、ゲート電極24上
において多結晶シリコン膜30を分離する。これによ
り、埋め込み導電膜がセルフアラインでパターニングさ
れる。
膜(引出し電極)とゲート電極との合わせずれによって
生じる不良を防止する。 【解決手段】 ゲート電極24上の絶縁膜をシリコン窒
化膜25と二酸化シリコン膜26の積層構造とし、二酸
化シリコン膜26の幅をゲート電極24よりも相対的に
小さく形成する。次に、埋め込み導電膜となる多結晶シ
リコン膜30を全面に成膜し二酸化シリコン膜26が表
面に露出するまでエッチバックして、ゲート電極24上
において多結晶シリコン膜30を分離する。これによ
り、埋め込み導電膜がセルフアラインでパターニングさ
れる。
Description
【0001】
【発明の属する技術分野】本発明は、微細化された高性
能で信頼性の高い半導体装置の製造方法に関する。
能で信頼性の高い半導体装置の製造方法に関する。
【0002】
【従来の技術】近年、DRAM等の半導体装置は高集積
化による大容量化の傾向にあるが、これは、半導体素子
であるトランジスタ自身が微細になってきているからで
ある。ところが、トランジスタを微細化すると、トラン
ジスタのゲート電極と、ソース、ドレイン引出し用コン
タクト部とのフォトリソグラフィ工程での合せマージン
が小さくなる。またこのコンタクト部自身が小さくなり
深さも増してくる。
化による大容量化の傾向にあるが、これは、半導体素子
であるトランジスタ自身が微細になってきているからで
ある。ところが、トランジスタを微細化すると、トラン
ジスタのゲート電極と、ソース、ドレイン引出し用コン
タクト部とのフォトリソグラフィ工程での合せマージン
が小さくなる。またこのコンタクト部自身が小さくなり
深さも増してくる。
【0003】そのため、トランジスタ形成直後にあらか
じめ、多結晶シリコン膜などでソース・ドレインと接続
されるとともにゲート電極上にまで延在する埋め込み導
電膜(引出し電極)を形成しておき、コンタクト部のパ
ターン形成時の合わせマージンを大きくし、また同時に
コンタクト部の深さを低減する手法がとられている。
じめ、多結晶シリコン膜などでソース・ドレインと接続
されるとともにゲート電極上にまで延在する埋め込み導
電膜(引出し電極)を形成しておき、コンタクト部のパ
ターン形成時の合わせマージンを大きくし、また同時に
コンタクト部の深さを低減する手法がとられている。
【0004】しかし、トランジスタの微細化が更に進む
と、埋め込み層どうしの間隔が微細になると同時に、埋
め込み層とゲート電極の合わせマージンも減少してい
く。
と、埋め込み層どうしの間隔が微細になると同時に、埋
め込み層とゲート電極の合わせマージンも減少してい
く。
【0005】この様子を図4〜図5に基づき説明する。
まず、図4(a)に示すように、シリコン基板41上の
所定の領域に、LOCOS法により選択的に素子分離領
域42を形成する。そして、この素子分離領域42に囲
まれた素子領域上に熱酸化法によりゲート酸化膜43を
形成する。次に、ゲート電極となる燐または砒素を含ん
だ多結晶シリコン膜をゲート酸化膜43上にCVD法に
よって成膜する。続いて、この多結晶シリコン膜上に二
酸化シリコン膜(シリコン酸化膜)等の絶縁膜45をC
VD法によって成膜する。
まず、図4(a)に示すように、シリコン基板41上の
所定の領域に、LOCOS法により選択的に素子分離領
域42を形成する。そして、この素子分離領域42に囲
まれた素子領域上に熱酸化法によりゲート酸化膜43を
形成する。次に、ゲート電極となる燐または砒素を含ん
だ多結晶シリコン膜をゲート酸化膜43上にCVD法に
よって成膜する。続いて、この多結晶シリコン膜上に二
酸化シリコン膜(シリコン酸化膜)等の絶縁膜45をC
VD法によって成膜する。
【0006】次に、フォトリソグラフィ法で絶縁膜45
上にゲート電極配線のフォトレジストパターンを形成
し、前記多結晶シリコン膜および絶縁膜45を異方性ド
ライエッチング法でエッチングすることにより、多結晶
シリコン膜からなるゲート電極44を形成する。しかる
後、イオン注入法で、ゲート電極44をマスクとして、
シリコン基板41内に低濃度の不純物イオンを注入し、
第1の不純物拡散層46を形成する。
上にゲート電極配線のフォトレジストパターンを形成
し、前記多結晶シリコン膜および絶縁膜45を異方性ド
ライエッチング法でエッチングすることにより、多結晶
シリコン膜からなるゲート電極44を形成する。しかる
後、イオン注入法で、ゲート電極44をマスクとして、
シリコン基板41内に低濃度の不純物イオンを注入し、
第1の不純物拡散層46を形成する。
【0007】次に、図4(b)に示すように、ゲート電
極44の側面と後に形成される埋め込み導電層との絶縁
のために、二酸化シリコン膜等の絶縁膜をCVD法によ
って全面に成膜する。続いて異方性ドライエッチング法
を用いて、ゲート電極44および絶縁膜45の両側にサ
イドウォール47を形成する。この異方性ドライエッチ
ングにより、ゲート電極44下およびサイドウォール4
7下以外のゲート酸化膜43は除去される。
極44の側面と後に形成される埋め込み導電層との絶縁
のために、二酸化シリコン膜等の絶縁膜をCVD法によ
って全面に成膜する。続いて異方性ドライエッチング法
を用いて、ゲート電極44および絶縁膜45の両側にサ
イドウォール47を形成する。この異方性ドライエッチ
ングにより、ゲート電極44下およびサイドウォール4
7下以外のゲート酸化膜43は除去される。
【0008】次に、図4(c)に示すように、埋め込み
導電層となる燐または砒素を含んだ多結晶シリコン膜4
8を全面に成膜する。そして、シリコン基板41内の所
定領域に高濃度の不純物イオンを注入し、第2の不純物
拡散層49を形成する。
導電層となる燐または砒素を含んだ多結晶シリコン膜4
8を全面に成膜する。そして、シリコン基板41内の所
定領域に高濃度の不純物イオンを注入し、第2の不純物
拡散層49を形成する。
【0009】次に、図5(a)に示すように、基板全面
に塗布したフォトレジスト50をフォトリソグラフィ法
で形成パターニングする。この時、多結晶シリコン膜4
8をゲート電極44上にオーバーラップさせるために、
フォトレジスト50のスリット幅52は、ゲート電極4
4の幅以下にしなければならない。
に塗布したフォトレジスト50をフォトリソグラフィ法
で形成パターニングする。この時、多結晶シリコン膜4
8をゲート電極44上にオーバーラップさせるために、
フォトレジスト50のスリット幅52は、ゲート電極4
4の幅以下にしなければならない。
【0010】
【発明が解決しようとする課題】ところが、図5(b)
に示すようにフォトレジスト50の合わせずれが生じた
場合には、フォトレジスト50のエッジがサイドウォー
ル47上の膜厚の薄い部分の上に位置することになる。
この状態で多結晶シリコン膜48の異方性ドライエッチ
ングを行うと、オーバーエッチング時間中にサイドウォ
ール47の薄い部分およびゲート酸化膜43が破れ即ち
エッチング除去され、シリコン基板41の表面が露出す
る。さらに、多結晶シリコン膜48とシリコン基板41
のエッチング選択比は著しく低いので、露出したシリコ
ン基板1表面もエッチングされてしまう。
に示すようにフォトレジスト50の合わせずれが生じた
場合には、フォトレジスト50のエッジがサイドウォー
ル47上の膜厚の薄い部分の上に位置することになる。
この状態で多結晶シリコン膜48の異方性ドライエッチ
ングを行うと、オーバーエッチング時間中にサイドウォ
ール47の薄い部分およびゲート酸化膜43が破れ即ち
エッチング除去され、シリコン基板41の表面が露出す
る。さらに、多結晶シリコン膜48とシリコン基板41
のエッチング選択比は著しく低いので、露出したシリコ
ン基板1表面もエッチングされてしまう。
【0011】すると、シリコン基板1にはエッチングに
よるクラック51が発生し、基板41にダメージが生じ
るだけでなく、ゲート酸化膜43の信頼性が劣化した
り、不純物の拡散が阻害されるなどの問題が生じ、結果
としてトランジスタの性能および信頼性が著しく損なわ
れてした。
よるクラック51が発生し、基板41にダメージが生じ
るだけでなく、ゲート酸化膜43の信頼性が劣化した
り、不純物の拡散が阻害されるなどの問題が生じ、結果
としてトランジスタの性能および信頼性が著しく損なわ
れてした。
【0012】一方、シリコン基板41の露出およびクラ
ック51の発生を防ぐために、サイドウォール47形成
後に再度絶縁膜を形成する方法や、サイドウォール47
の膜厚を厚くする方法も考えられる。しかしながら、前
者の方法によると、第1、第2の不純物拡散層46、4
9上に不可避的に存在することになる絶縁膜を多結晶シ
リコン膜48の形成前に選択的に除去する必要が生じ、
第1、第2の不純物拡散層46、49に対してセルフア
ラインでコンタクトするという多結晶シリコン膜48の
利点が損なわれてしまう。また、後者の方法によると、
結果としてサイドウォール47の幅が広くなってしま
い、この場合はトランジスタの微細化が阻害されてしま
う。
ック51の発生を防ぐために、サイドウォール47形成
後に再度絶縁膜を形成する方法や、サイドウォール47
の膜厚を厚くする方法も考えられる。しかしながら、前
者の方法によると、第1、第2の不純物拡散層46、4
9上に不可避的に存在することになる絶縁膜を多結晶シ
リコン膜48の形成前に選択的に除去する必要が生じ、
第1、第2の不純物拡散層46、49に対してセルフア
ラインでコンタクトするという多結晶シリコン膜48の
利点が損なわれてしまう。また、後者の方法によると、
結果としてサイドウォール47の幅が広くなってしま
い、この場合はトランジスタの微細化が阻害されてしま
う。
【0013】また、従来の方法によると、エッチングに
よるクラック51が発生するだけでなく、あらかじめ多
結晶シリコン膜48のパターニング時の合わせずれを見
込んで、ゲート電極44の最小加工寸法を多結晶シリコ
ン膜48の最小加工寸法以上に大きくしなければなら
ず、そのためトランジスタの微細化が阻害されるという
問題があった。
よるクラック51が発生するだけでなく、あらかじめ多
結晶シリコン膜48のパターニング時の合わせずれを見
込んで、ゲート電極44の最小加工寸法を多結晶シリコ
ン膜48の最小加工寸法以上に大きくしなければなら
ず、そのためトランジスタの微細化が阻害されるという
問題があった。
【0014】そこで、本発明の目的は、トランジスタな
どの素子の微細化を阻害することなく、簡便な方法で、
ゲート電極とソース、ドレイン引き出し用の埋め込み導
電層との合わせずれによる不良を防止することが可能な
高集積で信頼性の高い半導体装置の製造方法を提供する
ことである。
どの素子の微細化を阻害することなく、簡便な方法で、
ゲート電極とソース、ドレイン引き出し用の埋め込み導
電層との合わせずれによる不良を防止することが可能な
高集積で信頼性の高い半導体装置の製造方法を提供する
ことである。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
ゲート絶縁膜を介してゲート電極および第1の絶縁膜を
パターン形成する工程と、前記第1の絶縁膜上に前記ゲ
ート電極より幅の小さい第2の絶縁膜を形成する工程
と、前記ゲート電極の両側の前記半導体基板表面にソー
ス・ドレインとなる不純物拡散層を形成する工程と、前
記ゲート電極にサイドウォール絶縁膜を形成する工程
と、しかる後、前記不純物拡散層と接続される導電層を
全面に形成する工程と、前記第2の絶縁膜が露出するま
でエッチバックを行い、前記導電層を前記ゲート電極上
において分離する工程とを有する。
に、本発明の半導体装置の製造方法は、半導体基板上に
ゲート絶縁膜を介してゲート電極および第1の絶縁膜を
パターン形成する工程と、前記第1の絶縁膜上に前記ゲ
ート電極より幅の小さい第2の絶縁膜を形成する工程
と、前記ゲート電極の両側の前記半導体基板表面にソー
ス・ドレインとなる不純物拡散層を形成する工程と、前
記ゲート電極にサイドウォール絶縁膜を形成する工程
と、しかる後、前記不純物拡散層と接続される導電層を
全面に形成する工程と、前記第2の絶縁膜が露出するま
でエッチバックを行い、前記導電層を前記ゲート電極上
において分離する工程とを有する。
【0016】
【作用】ゲート電極と導電層(埋め込み導電膜)とがセ
ルフアラインで形成されるため、導電層のパターニング
時の合わせずれによる不良がなくなり、容易な方法で高
信頼性で高集積化可能な半導体装置を製造することがで
きる。
ルフアラインで形成されるため、導電層のパターニング
時の合わせずれによる不良がなくなり、容易な方法で高
信頼性で高集積化可能な半導体装置を製造することがで
きる。
【0017】
【実施例】以下、本発明の一実施例を、図1〜図2を用
いて工程順に説明する。
いて工程順に説明する。
【0018】まず、図1(a)に示すように、半導体シ
リコン基板21(比抵抗1〜12Ωcm、ボロン含有)
の主表面上に、熱酸化法により例えば膜厚400nmの
LOCOS酸化膜(二酸化シリコン膜)22を形成す
る。しかる後、熱酸化法により例えば膜厚10〜20n
mのゲート酸化膜(二酸化シリコン膜)23を形成す
る。そして、燐または砒素を2×1020〜6×10
20(atms/cm3)程度含有させた例えば膜厚100nm程
度のゲート電極となる多結晶シリコン膜24をCVD法
により全面に成膜させた後、CVD法により、例えば膜
厚100nm程度のシリコン窒化膜25と、例えば膜厚
100nm程度の二酸化シリコン膜26を順次全面に成
膜させる。
リコン基板21(比抵抗1〜12Ωcm、ボロン含有)
の主表面上に、熱酸化法により例えば膜厚400nmの
LOCOS酸化膜(二酸化シリコン膜)22を形成す
る。しかる後、熱酸化法により例えば膜厚10〜20n
mのゲート酸化膜(二酸化シリコン膜)23を形成す
る。そして、燐または砒素を2×1020〜6×10
20(atms/cm3)程度含有させた例えば膜厚100nm程
度のゲート電極となる多結晶シリコン膜24をCVD法
により全面に成膜させた後、CVD法により、例えば膜
厚100nm程度のシリコン窒化膜25と、例えば膜厚
100nm程度の二酸化シリコン膜26を順次全面に成
膜させる。
【0019】しかる後、フォトレジスト27を全面に塗
布し、フォトリソグラフィ法によって、フォトレジスト
27をゲート電極の形状に加工する。そして、フォトレ
ジスト27をマスクとして、シリコン窒化膜25をエッ
チングストッパに二酸化シリコン膜26を異方性ドライ
エッチングし、続けて二酸化シリコン膜26に等方性ド
ライエッチングを施し、フォトレジスト27の寸法以下
の幅となるように二酸化シリコン膜26を加工する。こ
の後、フォトレジスト27をマスクとして、異方性ドラ
イエッチングによりシリコン窒化膜25と多結晶シリコ
ン膜24をパターニングし、ゲート電極のパターンに加
工する。さらに、ゲート酸化膜23を介したイオン注入
法により、燐イオンを例えば加速エネルギー30〜15
0KeVでドーズ量5×1012〜5×1013(ions/cm
-2)程度注入し、ゲート電極の両側のシリコン基板21
表面に低濃度の不純物拡散層28を形成する。
布し、フォトリソグラフィ法によって、フォトレジスト
27をゲート電極の形状に加工する。そして、フォトレ
ジスト27をマスクとして、シリコン窒化膜25をエッ
チングストッパに二酸化シリコン膜26を異方性ドライ
エッチングし、続けて二酸化シリコン膜26に等方性ド
ライエッチングを施し、フォトレジスト27の寸法以下
の幅となるように二酸化シリコン膜26を加工する。こ
の後、フォトレジスト27をマスクとして、異方性ドラ
イエッチングによりシリコン窒化膜25と多結晶シリコ
ン膜24をパターニングし、ゲート電極のパターンに加
工する。さらに、ゲート酸化膜23を介したイオン注入
法により、燐イオンを例えば加速エネルギー30〜15
0KeVでドーズ量5×1012〜5×1013(ions/cm
-2)程度注入し、ゲート電極の両側のシリコン基板21
表面に低濃度の不純物拡散層28を形成する。
【0020】次に、図1(b)に示すように、アッシン
グ法によりフォトレジスト27を除去した後、CVD法
により二酸化シリコン膜を例えば100〜200nm程
度成膜させ、この二酸化シリコン膜に異方性ドライエッ
チングを施して、二酸化シリコン膜26にサイドウォー
ル酸化膜29aを形成するとともに、シリコン窒化膜2
5および多結晶シリコン膜24にサイドウォール酸化膜
29bを形成する。
グ法によりフォトレジスト27を除去した後、CVD法
により二酸化シリコン膜を例えば100〜200nm程
度成膜させ、この二酸化シリコン膜に異方性ドライエッ
チングを施して、二酸化シリコン膜26にサイドウォー
ル酸化膜29aを形成するとともに、シリコン窒化膜2
5および多結晶シリコン膜24にサイドウォール酸化膜
29bを形成する。
【0021】次に、図1(c)に示すように、CVD法
により埋め込み導電層となる例えば膜厚300〜500
nm程度の多結晶シリコン膜30を成膜させた後、エッ
チング法で二酸化シリコン膜26の表面が露出するまで
エッチバックを施す。この結果、多結晶シリコン膜30
はゲート電極上において分離される。しかる後、多結晶
シリコン膜30を介して例えば加速エネルギー50〜1
00KeVでドーズ量5×1015〜5×1016(ions/c
m -2)程度砒素イオンをイオン注入し、ゲート電極の両
側のシリコン基板21表面に高濃度の不純物拡散層31
を形成する。
により埋め込み導電層となる例えば膜厚300〜500
nm程度の多結晶シリコン膜30を成膜させた後、エッ
チング法で二酸化シリコン膜26の表面が露出するまで
エッチバックを施す。この結果、多結晶シリコン膜30
はゲート電極上において分離される。しかる後、多結晶
シリコン膜30を介して例えば加速エネルギー50〜1
00KeVでドーズ量5×1015〜5×1016(ions/c
m -2)程度砒素イオンをイオン注入し、ゲート電極の両
側のシリコン基板21表面に高濃度の不純物拡散層31
を形成する。
【0022】次に、図2(a)に示すように、フォトリ
ソグラフィ法によって、基板21全面にフォトレジスト
32を形成する。このとき既に多結晶シリコン膜30
は、ゲート電極である多結晶シリコン膜24上において
二酸化シリコン膜26およびサイドウォール酸化膜29
aで互いに絶縁分離されているため、この部分でのパタ
ーニングの必要はない。続いて、パターニングしたフォ
トレジスト32をマスクとして、LOCOS酸化膜22
上に露出している多結晶シリコン膜30を選択的にエッ
チング除去する。
ソグラフィ法によって、基板21全面にフォトレジスト
32を形成する。このとき既に多結晶シリコン膜30
は、ゲート電極である多結晶シリコン膜24上において
二酸化シリコン膜26およびサイドウォール酸化膜29
aで互いに絶縁分離されているため、この部分でのパタ
ーニングの必要はない。続いて、パターニングしたフォ
トレジスト32をマスクとして、LOCOS酸化膜22
上に露出している多結晶シリコン膜30を選択的にエッ
チング除去する。
【0023】以後、図2(b)に示すように、フォトレ
ジスト32を除去した後、不純物拡散層28、31の熱
処理を行い、層間絶縁膜33を形成し、この層間絶縁膜
33に部分的にコンタクト孔を開孔し、コンタクト孔内
及び層間絶縁膜33上にメタル配線34をパターニング
して、本実施例の半導体装置が完成する。
ジスト32を除去した後、不純物拡散層28、31の熱
処理を行い、層間絶縁膜33を形成し、この層間絶縁膜
33に部分的にコンタクト孔を開孔し、コンタクト孔内
及び層間絶縁膜33上にメタル配線34をパターニング
して、本実施例の半導体装置が完成する。
【0024】上述のように本実施例によれば、埋め込み
導電層である多結晶シリコン膜30がゲート電極上にお
いてセルフアラインで形成できるため、多結晶シリコン
膜30のパターニング時の合わせずれによる不良がなく
容易に高信頼性で高集積化可能なトランジスタを製造す
ることができる。なお、本実施例では、二酸化シリコン
膜26の幅をゲート電極よりも小さくしているので、埋
め込み導電層である多結晶シリコン膜30がゲート電極
上にまで延在し、後で形成されるコンタクト孔の合わせ
余裕を大きく取ることが可能になる。
導電層である多結晶シリコン膜30がゲート電極上にお
いてセルフアラインで形成できるため、多結晶シリコン
膜30のパターニング時の合わせずれによる不良がなく
容易に高信頼性で高集積化可能なトランジスタを製造す
ることができる。なお、本実施例では、二酸化シリコン
膜26の幅をゲート電極よりも小さくしているので、埋
め込み導電層である多結晶シリコン膜30がゲート電極
上にまで延在し、後で形成されるコンタクト孔の合わせ
余裕を大きく取ることが可能になる。
【0025】次に本発明をDRAMの製造に適用した別
の実施例について説明する。
の実施例について説明する。
【0026】図3は、DRAMのメモリセルの部分的な
断面図である。図3において、図1〜図2と同一構成部
分については同一符号を付し、その説明は省略する。
断面図である。図3において、図1〜図2と同一構成部
分については同一符号を付し、その説明は省略する。
【0027】図3のDRAMを形成するには、図1〜図
2で説明した工程により埋め込み導電層である多結晶シ
リコン膜30を形成したあと、層間絶縁膜33を基板2
1全面に形成し、ストレージコンタクト孔34およびビ
ットコンタクト孔39を開孔する。次に、ストレージノ
ード電極35、誘電体膜36、セルプレート電極37を
順次形成し、この上にBPSG膜などで平坦化膜38を
形成する。そして、この平坦化膜38のビットコンタク
ト孔39に対応する箇所に孔を形成してから、この平坦
化膜38の上にメタル配線40を形成してこのメタル配
線40と多結晶シリコン膜30とをビットコンタクト孔
39を介して導通させる。
2で説明した工程により埋め込み導電層である多結晶シ
リコン膜30を形成したあと、層間絶縁膜33を基板2
1全面に形成し、ストレージコンタクト孔34およびビ
ットコンタクト孔39を開孔する。次に、ストレージノ
ード電極35、誘電体膜36、セルプレート電極37を
順次形成し、この上にBPSG膜などで平坦化膜38を
形成する。そして、この平坦化膜38のビットコンタク
ト孔39に対応する箇所に孔を形成してから、この平坦
化膜38の上にメタル配線40を形成してこのメタル配
線40と多結晶シリコン膜30とをビットコンタクト孔
39を介して導通させる。
【0028】以上述べたように、本実施例によれば、ス
トレージコンタクト孔34とビットコンタクト孔39の
下に、それぞれ埋め込み導電層である多結晶シリコン膜
30がゲート電極である多結晶シリコン膜24とセルフ
アラインで形成されていることにより、それぞれのコン
タクト孔34、39と不純物拡散層の合わせマージンが
大きくなっていること、およびそれぞれのコンタクト孔
34、39の深さが低減されていることが明らかであ
る。
トレージコンタクト孔34とビットコンタクト孔39の
下に、それぞれ埋め込み導電層である多結晶シリコン膜
30がゲート電極である多結晶シリコン膜24とセルフ
アラインで形成されていることにより、それぞれのコン
タクト孔34、39と不純物拡散層の合わせマージンが
大きくなっていること、およびそれぞれのコンタクト孔
34、39の深さが低減されていることが明らかであ
る。
【0029】また、本発明の効果はDRAMに限らず、
トランジスタを有する全ての半導体装置に適用できるこ
とは自明である。
トランジスタを有する全ての半導体装置に適用できるこ
とは自明である。
【0030】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極と導電層(埋め込み導電膜)がセルフアライ
ンで形成されるため、従来問題となっていた埋め込み導
電膜のパターニング時の合わせずれによる不良がなくな
り、容易な方法で高信頼性で高集積化可能な半導体装置
を製造することができる。
ゲート電極と導電層(埋め込み導電膜)がセルフアライ
ンで形成されるため、従来問題となっていた埋め込み導
電膜のパターニング時の合わせずれによる不良がなくな
り、容易な方法で高信頼性で高集積化可能な半導体装置
を製造することができる。
【図1】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図2】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図3】本発明の別の実施例で製造されたDRAMの部
分的な断面図である。
分的な断面図である。
【図4】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図5】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
21 シリコン基板 23 ゲート酸化膜 24 多結晶シリコン膜(ゲート電極) 25 シリコン窒化膜 26 シリコン酸化膜 27、32 フォトレジスト 29a、29b サイドウォール酸化膜 30 多結晶シリコン膜(埋め込み導電膜)
Claims (1)
- 【請求項1】 半導体基板上にゲート絶縁膜を介してゲ
ート電極および第1の絶縁膜をパターン形成する工程
と、 前記第1の絶縁膜上に前記ゲート電極より幅の小さい第
2の絶縁膜を形成する工程と、 前記ゲート電極の両側の前記半導体基板表面にソース・
ドレインとなる不純物拡散層を形成する工程と、 前記ゲート電極にサイドウォール絶縁膜を形成する工程
と、 しかる後、前記不純物拡散層と接続される導電層を全面
に形成する工程と、 前記第2の絶縁膜が露出するまでエッチバックを行い、
前記導電層を前記ゲート電極上において分離する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22970695A JPH0955497A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22970695A JPH0955497A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0955497A true JPH0955497A (ja) | 1997-02-25 |
Family
ID=16896429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22970695A Withdrawn JPH0955497A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0955497A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6483691B1 (en) | 1999-02-04 | 2002-11-19 | Rohm Co., Ltd. | Capacitor and method for manufacturing the same |
-
1995
- 1995-08-15 JP JP22970695A patent/JPH0955497A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6483691B1 (en) | 1999-02-04 | 2002-11-19 | Rohm Co., Ltd. | Capacitor and method for manufacturing the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |