JPH0955497A

JPH0955497A - 半導体装置の製造方法

Info

Publication number: JPH0955497A
Application number: JP22970695A
Authority: JP
Inventors: Mitsuteru Iijima; 光輝飯島
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-08-15
Filing date: 1995-08-15
Publication date: 1997-02-25

Abstract

(57)【要約】【課題】ソース、ドレインに接続された埋め込み導電
膜（引出し電極）とゲート電極との合わせずれによって
生じる不良を防止する。【解決手段】ゲート電極２４上の絶縁膜をシリコン窒
化膜２５と二酸化シリコン膜２６の積層構造とし、二酸
化シリコン膜２６の幅をゲート電極２４よりも相対的に
小さく形成する。次に、埋め込み導電膜となる多結晶シ
リコン膜３０を全面に成膜し二酸化シリコン膜２６が表
面に露出するまでエッチバックして、ゲート電極２４上
において多結晶シリコン膜３０を分離する。これによ
り、埋め込み導電膜がセルフアラインでパターニングさ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細化された高性
能で信頼性の高い半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ等の半導体装置は高集積
化による大容量化の傾向にあるが、これは、半導体素子
であるトランジスタ自身が微細になってきているからで
ある。ところが、トランジスタを微細化すると、トラン
ジスタのゲート電極と、ソース、ドレイン引出し用コン
タクト部とのフォトリソグラフィ工程での合せマージン
が小さくなる。またこのコンタクト部自身が小さくなり
深さも増してくる。

【０００３】そのため、トランジスタ形成直後にあらか
じめ、多結晶シリコン膜などでソース・ドレインと接続
されるとともにゲート電極上にまで延在する埋め込み導
電膜（引出し電極）を形成しておき、コンタクト部のパ
ターン形成時の合わせマージンを大きくし、また同時に
コンタクト部の深さを低減する手法がとられている。

【０００４】しかし、トランジスタの微細化が更に進む
と、埋め込み層どうしの間隔が微細になると同時に、埋
め込み層とゲート電極の合わせマージンも減少してい
く。

【０００５】この様子を図４〜図５に基づき説明する。
まず、図４（ａ）に示すように、シリコン基板４１上の
所定の領域に、ＬＯＣＯＳ法により選択的に素子分離領
域４２を形成する。そして、この素子分離領域４２に囲
まれた素子領域上に熱酸化法によりゲート酸化膜４３を
形成する。次に、ゲート電極となる燐または砒素を含ん
だ多結晶シリコン膜をゲート酸化膜４３上にＣＶＤ法に
よって成膜する。続いて、この多結晶シリコン膜上に二
酸化シリコン膜（シリコン酸化膜）等の絶縁膜４５をＣ
ＶＤ法によって成膜する。

【０００６】次に、フォトリソグラフィ法で絶縁膜４５
上にゲート電極配線のフォトレジストパターンを形成
し、前記多結晶シリコン膜および絶縁膜４５を異方性ド
ライエッチング法でエッチングすることにより、多結晶
シリコン膜からなるゲート電極４４を形成する。しかる
後、イオン注入法で、ゲート電極４４をマスクとして、
シリコン基板４１内に低濃度の不純物イオンを注入し、
第１の不純物拡散層４６を形成する。

【０００７】次に、図４（ｂ）に示すように、ゲート電
極４４の側面と後に形成される埋め込み導電層との絶縁
のために、二酸化シリコン膜等の絶縁膜をＣＶＤ法によ
って全面に成膜する。続いて異方性ドライエッチング法
を用いて、ゲート電極４４および絶縁膜４５の両側にサ
イドウォール４７を形成する。この異方性ドライエッチ
ングにより、ゲート電極４４下およびサイドウォール４
７下以外のゲート酸化膜４３は除去される。

【０００８】次に、図４（ｃ）に示すように、埋め込み
導電層となる燐または砒素を含んだ多結晶シリコン膜４
８を全面に成膜する。そして、シリコン基板４１内の所
定領域に高濃度の不純物イオンを注入し、第２の不純物
拡散層４９を形成する。

【０００９】次に、図５（ａ）に示すように、基板全面
に塗布したフォトレジスト５０をフォトリソグラフィ法
で形成パターニングする。この時、多結晶シリコン膜４
８をゲート電極４４上にオーバーラップさせるために、
フォトレジスト５０のスリット幅５２は、ゲート電極４
４の幅以下にしなければならない。

【００１０】

【発明が解決しようとする課題】ところが、図５（ｂ）
に示すようにフォトレジスト５０の合わせずれが生じた
場合には、フォトレジスト５０のエッジがサイドウォー
ル４７上の膜厚の薄い部分の上に位置することになる。
この状態で多結晶シリコン膜４８の異方性ドライエッチ
ングを行うと、オーバーエッチング時間中にサイドウォ
ール４７の薄い部分およびゲート酸化膜４３が破れ即ち
エッチング除去され、シリコン基板４１の表面が露出す
る。さらに、多結晶シリコン膜４８とシリコン基板４１
のエッチング選択比は著しく低いので、露出したシリコ
ン基板１表面もエッチングされてしまう。

【００１１】すると、シリコン基板１にはエッチングに
よるクラック５１が発生し、基板４１にダメージが生じ
るだけでなく、ゲート酸化膜４３の信頼性が劣化した
り、不純物の拡散が阻害されるなどの問題が生じ、結果
としてトランジスタの性能および信頼性が著しく損なわ
れてした。

【００１２】一方、シリコン基板４１の露出およびクラ
ック５１の発生を防ぐために、サイドウォール４７形成
後に再度絶縁膜を形成する方法や、サイドウォール４７
の膜厚を厚くする方法も考えられる。しかしながら、前
者の方法によると、第１、第２の不純物拡散層４６、４
９上に不可避的に存在することになる絶縁膜を多結晶シ
リコン膜４８の形成前に選択的に除去する必要が生じ、
第１、第２の不純物拡散層４６、４９に対してセルフア
ラインでコンタクトするという多結晶シリコン膜４８の
利点が損なわれてしまう。また、後者の方法によると、
結果としてサイドウォール４７の幅が広くなってしま
い、この場合はトランジスタの微細化が阻害されてしま
う。

【００１３】また、従来の方法によると、エッチングに
よるクラック５１が発生するだけでなく、あらかじめ多
結晶シリコン膜４８のパターニング時の合わせずれを見
込んで、ゲート電極４４の最小加工寸法を多結晶シリコ
ン膜４８の最小加工寸法以上に大きくしなければなら
ず、そのためトランジスタの微細化が阻害されるという
問題があった。

【００１４】そこで、本発明の目的は、トランジスタな
どの素子の微細化を阻害することなく、簡便な方法で、
ゲート電極とソース、ドレイン引き出し用の埋め込み導
電層との合わせずれによる不良を防止することが可能な
高集積で信頼性の高い半導体装置の製造方法を提供する
ことである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
ゲート絶縁膜を介してゲート電極および第１の絶縁膜を
パターン形成する工程と、前記第１の絶縁膜上に前記ゲ
ート電極より幅の小さい第２の絶縁膜を形成する工程
と、前記ゲート電極の両側の前記半導体基板表面にソー
ス・ドレインとなる不純物拡散層を形成する工程と、前
記ゲート電極にサイドウォール絶縁膜を形成する工程
と、しかる後、前記不純物拡散層と接続される導電層を
全面に形成する工程と、前記第２の絶縁膜が露出するま
でエッチバックを行い、前記導電層を前記ゲート電極上
において分離する工程とを有する。

【００１６】

【作用】ゲート電極と導電層（埋め込み導電膜）とがセ
ルフアラインで形成されるため、導電層のパターニング
時の合わせずれによる不良がなくなり、容易な方法で高
信頼性で高集積化可能な半導体装置を製造することがで
きる。

【００１７】

【実施例】以下、本発明の一実施例を、図１〜図２を用
いて工程順に説明する。

【００１８】まず、図１（ａ）に示すように、半導体シ
リコン基板２１（比抵抗１〜１２Ωｃｍ、ボロン含有）
の主表面上に、熱酸化法により例えば膜厚４００ｎｍの
ＬＯＣＯＳ酸化膜（二酸化シリコン膜）２２を形成す
る。しかる後、熱酸化法により例えば膜厚１０〜２０ｎ
ｍのゲート酸化膜（二酸化シリコン膜）２３を形成す
る。そして、燐または砒素を２×１０²⁰〜６×１０
²⁰（atms/cm³）程度含有させた例えば膜厚１００ｎｍ程
度のゲート電極となる多結晶シリコン膜２４をＣＶＤ法
により全面に成膜させた後、ＣＶＤ法により、例えば膜
厚１００ｎｍ程度のシリコン窒化膜２５と、例えば膜厚
１００ｎｍ程度の二酸化シリコン膜２６を順次全面に成
膜させる。

【００１９】しかる後、フォトレジスト２７を全面に塗
布し、フォトリソグラフィ法によって、フォトレジスト
２７をゲート電極の形状に加工する。そして、フォトレ
ジスト２７をマスクとして、シリコン窒化膜２５をエッ
チングストッパに二酸化シリコン膜２６を異方性ドライ
エッチングし、続けて二酸化シリコン膜２６に等方性ド
ライエッチングを施し、フォトレジスト２７の寸法以下
の幅となるように二酸化シリコン膜２６を加工する。こ
の後、フォトレジスト２７をマスクとして、異方性ドラ
イエッチングによりシリコン窒化膜２５と多結晶シリコ
ン膜２４をパターニングし、ゲート電極のパターンに加
工する。さらに、ゲート酸化膜２３を介したイオン注入
法により、燐イオンを例えば加速エネルギー３０〜１５
０ＫｅＶでドーズ量５×１０¹²〜５×１０¹³（ions/cm
^-2）程度注入し、ゲート電極の両側のシリコン基板２１
表面に低濃度の不純物拡散層２８を形成する。

【００２０】次に、図１（ｂ）に示すように、アッシン
グ法によりフォトレジスト２７を除去した後、ＣＶＤ法
により二酸化シリコン膜を例えば１００〜２００ｎｍ程
度成膜させ、この二酸化シリコン膜に異方性ドライエッ
チングを施して、二酸化シリコン膜２６にサイドウォー
ル酸化膜２９ａを形成するとともに、シリコン窒化膜２
５および多結晶シリコン膜２４にサイドウォール酸化膜
２９ｂを形成する。

【００２１】次に、図１（ｃ）に示すように、ＣＶＤ法
により埋め込み導電層となる例えば膜厚３００〜５００
ｎｍ程度の多結晶シリコン膜３０を成膜させた後、エッ
チング法で二酸化シリコン膜２６の表面が露出するまで
エッチバックを施す。この結果、多結晶シリコン膜３０
はゲート電極上において分離される。しかる後、多結晶
シリコン膜３０を介して例えば加速エネルギー５０〜１
００ＫｅＶでドーズ量５×１０¹⁵〜５×１０¹⁶（ions/c
m ^-2）程度砒素イオンをイオン注入し、ゲート電極の両
側のシリコン基板２１表面に高濃度の不純物拡散層３１
を形成する。

【００２２】次に、図２（ａ）に示すように、フォトリ
ソグラフィ法によって、基板２１全面にフォトレジスト
３２を形成する。このとき既に多結晶シリコン膜３０
は、ゲート電極である多結晶シリコン膜２４上において
二酸化シリコン膜２６およびサイドウォール酸化膜２９
ａで互いに絶縁分離されているため、この部分でのパタ
ーニングの必要はない。続いて、パターニングしたフォ
トレジスト３２をマスクとして、ＬＯＣＯＳ酸化膜２２
上に露出している多結晶シリコン膜３０を選択的にエッ
チング除去する。

【００２３】以後、図２（ｂ）に示すように、フォトレ
ジスト３２を除去した後、不純物拡散層２８、３１の熱
処理を行い、層間絶縁膜３３を形成し、この層間絶縁膜
３３に部分的にコンタクト孔を開孔し、コンタクト孔内
及び層間絶縁膜３３上にメタル配線３４をパターニング
して、本実施例の半導体装置が完成する。

【００２４】上述のように本実施例によれば、埋め込み
導電層である多結晶シリコン膜３０がゲート電極上にお
いてセルフアラインで形成できるため、多結晶シリコン
膜３０のパターニング時の合わせずれによる不良がなく
容易に高信頼性で高集積化可能なトランジスタを製造す
ることができる。なお、本実施例では、二酸化シリコン
膜２６の幅をゲート電極よりも小さくしているので、埋
め込み導電層である多結晶シリコン膜３０がゲート電極
上にまで延在し、後で形成されるコンタクト孔の合わせ
余裕を大きく取ることが可能になる。

【００２５】次に本発明をＤＲＡＭの製造に適用した別
の実施例について説明する。

【００２６】図３は、ＤＲＡＭのメモリセルの部分的な
断面図である。図３において、図１〜図２と同一構成部
分については同一符号を付し、その説明は省略する。

【００２７】図３のＤＲＡＭを形成するには、図１〜図
２で説明した工程により埋め込み導電層である多結晶シ
リコン膜３０を形成したあと、層間絶縁膜３３を基板２
１全面に形成し、ストレージコンタクト孔３４およびビ
ットコンタクト孔３９を開孔する。次に、ストレージノ
ード電極３５、誘電体膜３６、セルプレート電極３７を
順次形成し、この上にＢＰＳＧ膜などで平坦化膜３８を
形成する。そして、この平坦化膜３８のビットコンタク
ト孔３９に対応する箇所に孔を形成してから、この平坦
化膜３８の上にメタル配線４０を形成してこのメタル配
線４０と多結晶シリコン膜３０とをビットコンタクト孔
３９を介して導通させる。

【００２８】以上述べたように、本実施例によれば、ス
トレージコンタクト孔３４とビットコンタクト孔３９の
下に、それぞれ埋め込み導電層である多結晶シリコン膜
３０がゲート電極である多結晶シリコン膜２４とセルフ
アラインで形成されていることにより、それぞれのコン
タクト孔３４、３９と不純物拡散層の合わせマージンが
大きくなっていること、およびそれぞれのコンタクト孔
３４、３９の深さが低減されていることが明らかであ
る。

【００２９】また、本発明の効果はＤＲＡＭに限らず、
トランジスタを有する全ての半導体装置に適用できるこ
とは自明である。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極と導電層（埋め込み導電膜）がセルフアライ
ンで形成されるため、従来問題となっていた埋め込み導
電膜のパターニング時の合わせずれによる不良がなくな
り、容易な方法で高信頼性で高集積化可能な半導体装置
を製造することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。

【図２】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。

【図３】本発明の別の実施例で製造されたＤＲＡＭの部
分的な断面図である。

【図４】従来の半導体装置の製造方法を工程順に示す断
面図である。

【図５】従来の半導体装置の製造方法を工程順に示す断
面図である。

【符号の説明】

２１シリコン基板２３ゲート酸化膜２４多結晶シリコン膜（ゲート電極）２５シリコン窒化膜２６シリコン酸化膜２７、３２フォトレジスト２９ａ、２９ｂサイドウォール酸化膜３０多結晶シリコン膜（埋め込み導電膜）

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介してゲ
ート電極および第１の絶縁膜をパターン形成する工程
と、前記第１の絶縁膜上に前記ゲート電極より幅の小さい第
２の絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板表面にソース・
ドレインとなる不純物拡散層を形成する工程と、前記ゲート電極にサイドウォール絶縁膜を形成する工程
と、しかる後、前記不純物拡散層と接続される導電層を全面
に形成する工程と、前記第２の絶縁膜が露出するまでエッチバックを行い、
前記導電層を前記ゲート電極上において分離する工程と
を有することを特徴とする半導体装置の製造方法。