KR20030002329A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘택 저항을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것으로, 액티브영역과 필드영역이 정의된 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 반도체 기판 전면에 선택 산화막을 증착하고 반도체 기판의 표면에 저농도로 이온주입하는 단계; 상기 선택 산화막을 식각하여 제 1 측벽 절연막을 형성하는 단계; 상기 제 1 측벽 절연막의 측면에 제 2 측벽 절연막을 형성하고 반도체 기판의 표면에 고농도로 이온주입하는 단계; 상기 제 2 측벽 절연막을 제거하는 단계; 상기 반도체 기판 전면에 폴리실리콘층을 증착하고 전면을 평탄화하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 나타낸 바와 같이, 소자 격리막(2)에 의해 액티브 영역 및 필드 영역이 정의된 반도체 기판(1)상에 게이트 절연막(도시하지 않음), 게이트 전극 형성을 위한 폴리실리콘막(3), 그리고 제 1 절연막(4), 제 2 절연막(5)을 차례로 증착한다..
이때, 상기 제 1 절연막(4)은 질화물질을 이용하고, 제 2 절연막(5)은 산화물질을 이용하여 형성한다.
이어, 상기 제 2 절연막(5)의 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 1 절연막(4), 제 2 절연막(5)을 선택적으로 제거한다.
그리고, 상기 제 2 절연막(5)을 마스크로 이용하여 폴리실리콘막(3), 게이트 절연막(도시하지 않음)을 선택적으로 제거하여 적층 구조로 이루어진 게이트 전극을 형성한다.
도 1b에 나타낸 바와 같이, 게이트 전극을 포함하는 전면에 선택 산화막(6)을 형성한다.
이어, 상기 제 2 절연막(5)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 저농도 불순물을 이온주입한다.
이후, 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2, H2, NH3등을 포함하는 활성분위기에서 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(7) 영역을 형성한다.
도 1c에 나타낸 바와 같이, 상기 반도체 기판(1)의 전면에 산화막(도시하지 않음)을 형성한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극, 제 1, 2 절연막(4)(5)으로 이루어진 적층 구조의 양측면에 측벽 절연막(8)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 제 2 절연막(5) 및 측벽 절연막(8)을 마스크로 이용하여 상기 반도체 기판(1)내에 고농도로 이온주입(N+)을 실시하여 상기 측벽 절연막(8) 하측의 상기 반도체 기판(1) 표면내에 LDD 영역(7)을 갖는 소오스/드레인 영역(9)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2등을 포함하는 산화성 분위기에서의 열처리를 실시한다.
도 1e에 나타낸 바와 같이, 상기 반도체 기판(1) 전면에 플러그 형성을 위한 폴리실리콘막(10)을 증착하고, 화학적 기계적 연마법(Chemical Machanical Polishing : CMP)을 이용하여 상기 제 2 절연막(5)의 표면까지 평탄화하여 플러그를 형성한다.
도 1f에 나타낸 바와 같이, 평탄화된 상기 반도체 기판(1) 전면에 산화물질을 증착하여 제 3 절연막(11)을 형성한다.
그리고, 상기 제 3 절연막(11) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 3 절연막(11)을 선택적으로 제거하여 콘택을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
반도체 소자의 디자인 룰(Design Rule)이 작아짐에 따라 비트라인과 소오스/드레인을 연결하는 플러그의 크기가 작아져 콘택 저항이 증가하고 이에 따라 소자의 전기적 특성에 악영향을 끼친다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 콘택 저항을 줄임으로써 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 폴리실리콘막 24 : 제 1 절연막
25 : 제 2 절연막 26 : 선택 산화막
26a : 제 1 측벽 절연막 27 : LDD 영역
28 : 제 2 측벽 절연막 29 : 소오스/드레인
30a : 플러그 31 : 제 3 절연막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 액티브영역과 필드영역이 정의된 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 반도체 기판 전면에 선택 산화막을 증착하고 반도체 기판의 표면에 저농도로 이온주입하는 단계; 상기 선택 산화막을 식각하여 제 1 측벽 절연막을 형성하는 단계; 상기 제 1 측벽 절연막의 측면에 제 2 측벽 절연막을 형성하고 반도체 기판의 표면에 고농도로 이온주입하는 단계; 상기 제 2 측벽 절연막을 제거하는 단계; 상기 반도체 기판 전면에 폴리실리콘층을 증착하고 전면을 평탄화하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 나타낸 바와 같이, 소자 격리막(22)에 의해 액티브 영역 및 필드 영역이 정의된 반도체 기판(21)상에 게이트 절연막(도시하지 않음), 게이트 전극 형성을 위한 폴리실리콘막(23), 그리고 제 1 절연막(24), 제 2 절연막(25)을 차례로 증착한다..
이때, 상기 제 1 절연막(24) 및 제 2 절연막(25)은 각각 질화물질 및 산화물질을 이용하여 형성하고, 상기 폴리실리콘막(23) 대신 텅스텐을 이용할 수 있다.
이어, 상기 제 2 절연막(25)의 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 1 절연막(24), 제 2 절연막(25)을 선택적으로 제거한다.
그리고, 상기 제 2 절연막(25)을 마스크로 이용하여 폴리실리콘막(23), 게이트 절연막(도시하지 않음)을 선택적으로 제거하여 적층 구조로 이루어진 게이트 전극을 형성한다.
도 2b에 나타낸 바와 같이, 게이트 전극을 포함하는 전면에 선택 산화막(26)을 두껍게 형성한다.
이어, 상기 제 2 절연막(25)을 마스크로 이용하여 상기 반도체 기판(21) 표면내에 저농도 불순물을 이온주입한다.
이후, 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2, H2, NH3등을 포함하는 활성분위기에서 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain) 영역(27)을 형성한다.
도 2c에 나타낸 바와 같이, 두껍게 형성된 상기 선택 산화막(26)을 상기 게이트 전극, 제 1, 2 절연막(24)(25)으로 이루어진 적층 구조의 양측면에만 남도록 이방성 식각으로 제거하여 측벽 스페이서 형태를 갖는 제 1 측벽 절연막(26a)를 형성한다.
이어, 도 2d에 나타낸 바와 같이, 상기 반도체 기판(21)의 전면에 질화물질(도시하지 않음)을 증착한 후, 동일한 두께로 식각(etch)하여 상기 제 1 측벽 절연막(26a)의 측면에 제 2 측벽 절연막(28)을 형성한다.
도 2e에 나타낸 바와 같이, 상기 제 2 절연막(25) 및 제 2 측벽 절연막(28)을 마스크로 이용하여 상기 반도체 기판(21)내에 고농도로 이온주입을 실시하여 상기 제 2 측벽 절연막(28) 하측의 상기 반도체 기판(21) 표면내에 LDD 영역(27)을 갖는 소오스/드레인 영역(29)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2등을 포함하는 산화성 분위기에서의 열처리를 실시한다.
도 2f에 나타낸 바와 같이, 상기 제 2 측벽 절연막(28)을 제거하고, 이어, 도 2g에 나타낸 바와 같이, 상기 반도체 기판(21) 전면에 플러그 형성을 위한 폴리실리콘막(30)을 증착한다.
이어, 도 2h에 나타낸 바와 같이, 화학적 기계적 연마법(Chemical Machanical Polishing : CMP)을 이용하여 상기 제 2 절연막(25)의 표면이 노출되도록 전면을 평탄화하여 플러그(30a)를 형성한다.
그리고, 도 2i에 나타낸 바와 같이, 평탄화된 상기 반도체 기판(21) 전면에 산화물질을 증착하여 제 3 절연막(31)을 형성한다.
그리고, 상기 제 3 절연막(31) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 3 절연막(31)을 선택적으로 제거하여 콘택홀을 형성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
질화물질로 형성된 측벽 절연막을 소오스/드레인 형성 후 제거하고 게이트 전극 측면에 두껍게 형성된 선택 산화막을 게이트 전극의 측벽 스페이서로 이용함으로써, 비트라인 연결 플러그를 크게 형성할 수 있다.
따라서, 콘택 저항을 줄여 소자의 전기적 특성 및 수율을 향상시키는 효과가 있다.
Claims (3)
- 액티브영역과 필드영역이 정의된 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 반도체 기판 전면에 선택 산화막을 증착하고 반도체 기판의 표면에 저농도로 이온주입하는 단계;상기 선택 산화막을 식각하여 제 1 측벽 절연막을 형성하는 단계;상기 제 1 측벽 절연막의 측면에 제 2 측벽 절연막을 형성하고 반도체 기판의 표면에 고농도로 이온주입하는 단계;상기 제 2 측벽 절연막을 제거하는 단계;상기 반도체 기판 전면에 폴리실리콘층을 증착하고 전면을 평탄화하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 선택 산화막을 이방성 식각방법으로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 측벽 절연막을 질화물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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