KR20030056932A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 한 개의 칩안에 저전력 소자와 고속 동작 소자를 구현하는 반도체 소자에 있어서, 저전력 소자의 누설전류를 방지하고 고속 동작 소자의 RC 딜레이를 억제할 수 있는 반도체 소자의 제조방법에 관한 것으로, 소자 격리막에 의해 제 1 영역과 제 2 영역으로 분리된 반도체 기판에 각각 게이트 전극 및 소오소/드레인을 형성하는 단계; 상기 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 절연막의 일정 두께를 제거하여 상기 제 1, 2 영역 상의 상기 게이트 전극들의 표면을 노출시키는 단계; 상기 게이트 전극들 상에 실리콘층을 형성하는 단계; 상기 제 2 영역 상의 절연막을 선택적으로 제거하여 상기 제 2 영역의 소오스/드레인을 노출시키는 단계; 상기 실리콘층 및 상기 제 2 영역의 소오스/드레인의 표면에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 저전력 소자의 누설전류를 방지하고 고속 동작 소자의 RC 딜레이를 억제하는 데 적당한 반도체 소자의 제조방법에관한 것이다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(1)의 필드 영역에 소자 격리막(2)을 형성하고, 상기 반도체 기판(1)의 전면에 게이트 전극 형성을 위한 폴리실리콘막(3)을 형성한다.
이어, 상기 폴리실리콘막(3) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘막(3)을 선택적으로 제거하여 액티브 영역의 반도체 기판(1) 상에 게이트 전극을 형성한다.
그리고, 상기 폴리실리콘막(3) 마스크로 이용하여 상기 반도체 기판(1) 표면내에 저농도 불순물을 이온주입한 후, 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(4) 영역을 형성한다.
또한, 상기 반도체 기판(1)의 전면에 산화물질을 증착하여 산화막(5)을 형성하고, 상기 산화막(5) 상에 질화물질을 증착하여 질화막(6)을 형성한 후, 상기 질화막(6)을 동일한 두께로 식각(etch)하여 상기 게이트 전극의 양측면에 측벽 절연막(6)을 형성한다.
이어, 상기 폴리실리콘막(3) 및 측벽 절연막(6)을 마스크로 이용하여 상기반도체 기판(1)내에 고농도로 이온주입을 실시한 후, 열처리하여 상기 측벽 절연막(6) 양측의 상기 반도체 기판(1) 표면내에 소오스/드레인(7)을 형성한다.
이어, 도 1b에 도시한 바와 같이, 전면에 코발트 또는 티탄늄 등의 금속을 증착하고, 열처리 공정을 통해 게이트 전극, 소오스/드레인(7) 상에서 실리콘과의 반응을 유도한다.
이때, 상기 게이트 전극, 소오스/드레인(7)을 제외한 영역상의 미반응된 잔유물을 제거하고, 다시 열처리하여 게이트 전극과 소오스/드레인(7) 상에 안정화된 금속 실리사이드(silicide)층(8)을 형성한다.
이후, 전면에 절연물질을 증착하여 층간절연막(도시하지 않음)을 형성한 후, 감광막 패턴을 마스크로 상기 층간절연막을 선택적으로 제거하여 상기 게이트 전극 및 소오스/드레인(7) 상의 금속 실리사이드층(8) 일정영역이 노출되는 콘택홀을 형성한다.
그리고, 상기 콘택홀에 불순물이 도전성 물질을 매립한 후, 화학적 기계 연마법(Chemical Mechanical Polishing : CMP)으로 상기 층간절연막과 도전성 물질을 평탄화하여 플러그(도시하지 않음)를 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
저전력을 소모하는 소자와 고속 동작의 소자를 하나의 칩에 형성하는 반도체 소자에 있어서, 플러그와 전기적으로 접촉하는 영역에 금속 실리사이드층을 동시에형성함으로써, 저전력의 소자에 전류누설이 발생한다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 한 개의 칩안에 저전력 소자와 고속 동작 소자를 구현하는 반도체 소자에 있어서, 플러그와 전기적으로 접촉하는 영역에 선택적으로 금속 실리사이드층을 형성함으로써, 저전력 소자의 누설전류를 방지하고 고속 동작 소자의 RC 딜레이를 억제할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23,23a : 제 1, 2 게이트 전극 24 : LDD 영역
25 : 제 1 절연막 26 : 제 2 절연막
27,27a : 제 1, 2 소오스/드레인 28 : 산화막
29 : 실리콘층 30 : 마스크
31 : 금속 실리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소자 격리막에 의해 제 1 영역과 제 2 영역으로 분리된 반도체 기판에 각각 게이트 전극 및 소오소/드레인을 형성하는 단계; 상기 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 절연막의 일정 두께를 제거하여 상기 제 1, 2 영역 상의 상기 게이트 전극들의 표면을 노출시키는 단계; 상기 게이트 전극들 상에 실리콘층을 형성하는 단계; 상기 제 2 영역 상의 절연막을 선택적으로 제거하여 상기 제 2 영역의 소오스/드레인을 노출시키는 단계; 상기 실리콘층 및 상기 제 2 영역의 소오스/드레인의 표면에 금속 실리사이드층을 형성하는 단계를 포함함을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)의 필드 영역에 소자 격리막(22)을 형성한 후, 상기 반도체 기판(21) 상에 게이트 전극 형성을 위한 폴리실리콘막(23)을 형성한다.
여기서, 상기 소자 격리막(22)은 저전력 소자를 형성하기 위한 제 1 영역과 고속 동작의 소자를 형성하기 위한 제 2 영역을 분리한다.
이어, 상기 폴리실리콘막(23) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘막(23)을 선택적으로 제거하여 제 1 영역 및 2 영역의 반도체 기판(21) 상에 각각 제 1 게이트 전극(23) 및 2 게이트 전극(23a)을 형성한다.
그리고, 상기 폴리실리콘막(23) 마스크로 이용하여 상기 반도체 기판(21) 표면내에 저농도 불순물을 이온주입한 후, 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(24) 영역을 형성한다.
또한, 상기 반도체 기판(21)의 전면에 제 1 절연막(25), 제 2 절연막(26)을 차례로 형성한 후, 상기 제 2 절연막(26)을 동일한 두께로 식각(etch)하여 상기 제 1, 2 게이트 전극(23)(23a)의 양측면에 측벽 절연막(26)을 형성한다.
여기서, 상기 제 1 절연막(25)은 TEOS(Tetra Ethyl Ortho Silicate)계 물질을 재료로 하여 형성하고, 상기 제 2 절연막(26)은 질화물질을 재료로 하여 형성한다.
그리고, 상기 폴리실리콘막(23) 및 측벽 절연막(26)을 마스크로 이용하여 상기 반도체 기판(21)내에 고농도로 이온주입을 실시한 후, 열처리하여 제 1 영역 및제 2 영역의 반도체 기판(21) 표면에 각각 제 1, 2 소오스/드레인(27)(27a)을 형성한다.
이후, 도 2b에 도시한 바와 같이, 상기 제 1, 2 게이트 전극(23)(23a)을 포함하는 반도체 기판(21)의 전면에 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)를 증착하여 산화막(28)을 형성한다.
이때, 상기 산화막(28)은 USG와 TEOS외에 CVD 또는 PVD로 증착할 수 있는 산화물질을 재료로 하여 형성할 수 있고, 그 두께는 상기 제 1, 2 게이트 전극(23)(23a)의 두께보다 200∼2000Å 정도로 더 두껍게 형성한다.
여기서, 바람직하게는 상기 산화막(28)을 3000Å의 두께로 형성한다
이어, 도 2c에 도시한 바와 같이, 화학적 기계 연마법(CMP)을 이용하여 상기 제 1, 2 게이트 전극(23)(23a)이 노출되지 않도록 상기 산화막(28)의 일정 두께를 제거한다.
이때, 상기 제 1, 2 게이트 전극(23)(23a) 상에 산화막(28)의 두께가 100∼800Å이 될 때까지 연마한다.
그리고, 도 2d에 도시한 바와 같이, 상기 제 1, 2 게이트 전극(23)(23a)의 표면이 노출되도록 건식각 또는 습식각하여 상기 산화막(28)의 일정 두께를 제거한다.
이때, 상기 산화막(28)은 희석된 불화수소 용액이나 BOE(Buffered Oxide Etcher)을 이용한 습식각으로 제거할 수 있다.
이어, 도 2e에 도시한 바와 같이, 표면이 노출된 상기 제 1, 2 게이트전극(23)(23a) 상에 10∼800Å 두께로 실리콘층(29)을 증착한다.
여기서, 상기 실리콘층(29)의 선택적 증착(Selective silicon deposition)을 위해 500∼1000℃의 온도와 1∼600Torr의 압력에서 SiH4, SiH2Cl2, Si2H6중에 어느 하나를 소스로 이용한다.
그리고, 도 2f에 도시한 바와 같이, 상기 제 1 게이트 전극(23) 및 제 1 소오스/드레인(27)이 형성된 제 1 영역 상에 마스크(30)를 형성한다.
또한, 상기 마스크(30)는 저전력 소자뿐만 아니라 래치-업(Latch-up) 또는 정전기 방전(Electro Static Discharge : ESD)에 취약한 입출력 영역(I/O)의 소오스/드레인에도 형성한다.
이후, 도 2g에 도시한 바와 같이, 상기 마스크(30)를 이용하여 습식각 또는 건식하여 상기 산화막(28)을 선택적으로 제거한다.
즉, 저전력 소자인 제 1 소오스/드레인(27) 및 래치-업과 정전기 방전에 취약한 영역에만 상기 산화막(28)이 남도록 한다.
여기서, 상기 산화막(28)은 희석된 불화수소 용액이나 BOE(Buffered Oxide Etcher)을 이용한 습식각으로 제거할 수 있다.
그리고, 도 2h에 도시한 바와 같이, 전면에 금속물질을 증착하고, 열처리 공정을 통해 상기 제 1, 2 게이트 전극(23)(23a) 상의 실리콘층(29) 및 제 2 소오스/드레인(27a)에서 금속과 실리콘의 반응을 유도하여 금속 실리사이드(silicide)층(31), 바람직하게는 살리사이드(Salicide : 자기정렬 실리사이드)층을 형성한다.
또한, 상기 제 1, 2 게이트 전극(23)(23a), 제 2 소오스/드레인(27a)을 제외한 영역상의 미반응된 잔유물을 제거하고, 다시 열처리하여 안정화된 금속 실리사이드층(31)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
플러그와 전기적으로 접촉하는 영역에 선택적으로 금속 실리사이드층을 형성함으로써, 한 개의 칩안에 저전력 소자와 정상 소자를 모두 구현할 수 있으며, 저전력 소자의 누설전류와 정전기 방전 및 래치-업을 방지할 수 있다.
또한, 게이트 전극 상에 실리콘층을 증착하여 플러그와의 전기적 접촉면적을 확장시킴으로써 저항의 40%정도를 감소시킬 수 있으므로 소자의 RC 딜레이를 억제하여 고속 동작의 소자를 구현할 수 있다
Claims (6)
- 소자 격리막에 의해 제 1 영역과 제 2 영역으로 분리된 반도체 기판에 각각 게이트 전극 및 소오소/드레인을 형성하는 단계;상기 반도체 기판의 전면에 절연막을 형성하는 단계;상기 절연막의 일정 두께를 제거하여 상기 제 1, 2 영역 상의 상기 게이트 전극들의 표면을 노출시키는 단계;상기 게이트 전극들 상에 실리콘층을 형성하는 단계;상기 제 2 영역 상의 절연막을 선택적으로 제거하여 상기 제 2 영역의 소오스/드레인을 노출시키는 단계;상기 실리콘층 및 상기 제 2 영역의 소오스/드레인의 표면에 실리사이드층을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막은 USG 또는 TEOS를 재료로 하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막의 일정 두께를 제거하여 상기 제 1, 2 영역 상의 상기 게이트 전극들의 표면을 노출시키는 단계는,화학적 기계 연마(CMP)법을 이용하여 상기 게이트 전극의 상부까지 상기 절연막을 평탄화하는 공정과, 습식각 또는 건식각을 이용하여 상기 게이트 전극의 표면을 노출시키는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 평탄화 공정은 상기 게이트 전극 상에 상기 절연막의 두께가 100∼800Å이 될 때가지 진행함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 습식각은 회석된 불화수소 용액 또는 BOE(Buffered Oxide Etcher)를 이용하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘층은 10∼800Å 두께로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020010087275A KR20030056932A (ko) | 2001-12-28 | 2001-12-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010087275A KR20030056932A (ko) | 2001-12-28 | 2001-12-28 | 반도체 소자의 제조방법 |
Publications (1)
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|---|---|
| KR20030056932A true KR20030056932A (ko) | 2003-07-04 |
Family
ID=32215080
Family Applications (1)
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|---|---|---|---|
| KR1020010087275A KR20030056932A (ko) | 2001-12-28 | 2001-12-28 | 반도체 소자의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20030056932A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008835B2 (en) | 2003-11-24 | 2006-03-07 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having a gate structure with low parasitic capacitance |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980079374A (ko) * | 1997-03-21 | 1998-11-25 | 클라크３세존엠 | 집적회로 구조물내에 살리시드 및 국부 상호 접속을 동시에형성시키는 방법 |
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| US6121090A (en) * | 1998-04-20 | 2000-09-19 | Texas Instruments - Acer Incorporated | Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit |
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-
2001
- 2001-12-28 KR KR1020010087275A patent/KR20030056932A/ko not_active Application Discontinuation
Patent Citations (4)
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| US7332400B2 (en) | 2003-11-24 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having a gate structure with low parasitic capacitance |
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