KR20220004790A - 선택적 금속 비아 충전을 위한 프로세스 통합 접근법 - Google Patents

선택적 금속 비아 충전을 위한 프로세스 통합 접근법 Download PDF

Info

Publication number
KR20220004790A
KR20220004790A KR1020227000348A KR20227000348A KR20220004790A KR 20220004790 A KR20220004790 A KR 20220004790A KR 1020227000348 A KR1020227000348 A KR 1020227000348A KR 20227000348 A KR20227000348 A KR 20227000348A KR 20220004790 A KR20220004790 A KR 20220004790A
Authority
KR
South Korea
Prior art keywords
conductive surface
metal
hard mask
layer
dielectric layer
Prior art date
Application number
KR1020227000348A
Other languages
English (en)
Inventor
시 유
헤 렌
메훌 나익
이 쑤
펭 첸
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220004790A publication Critical patent/KR20220004790A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

기판 상에 형성된 상호연결부를 위한 방법들 및 장치, 및 기판 상에 상호연결부를 형성하는 방법이 제공된다. 실시예들에서, 방법들은, 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계; 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계; 및 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다.

Description

선택적 금속 비아 충전을 위한 프로세스 통합 접근법
[0001] 본 개시내용의 실시예들은 일반적으로, 상호연결부들을 형성하는 개선된 방법에 관한 것이다.
[0002] 서브-100nm(sub-100 nm) 및 더 작은 피처들을 신뢰할 수 있게 생성하는 것은 반도체 디바이스들의 차세대 VLSI(very large scale integration) 및 ULSI(ultra large-scale integration)에 대한 핵심 기술 난제들 중 하나이다. 그러나, 회로 기술의 한계들이 푸시(push)됨에 따라, VLSI 및 ULSI 기술의 축소되는 치수들은 프로세싱 능력들에 대한 부가적인 요구들을 제기하였다. 기판 상의 게이트 구조들의 신뢰할 수 있는 형성은 VLSI 및 ULSI 성공에 그리고 개별적인 기판 및 다이의 회로 밀도 및 품질을 증가시키려는 계속된 노력에 중요하다.
[0003] 회로 밀도들이 차세대 디바이스들에 대해 증가함에 따라, 상호연결부들, 이를테면 비아들, 트렌치들, 접촉부들, 게이트 구조들, 및 다른 피처들 뿐만 아니라 그들 사이의 유전체 재료들의 폭들은 45 nm 및 32 nm 치수들 이하로 감소되는 반면, 유전체 층의 두께는 실질적으로 일정하게 유지되며, 그 결과, 피처들의 종횡비들을 증가시킨다. 차세대 디바이스들 및 구조들의 제조를 가능하게 하기 위해, 반도체 칩들의 3차원(3D) 적층은 종종 트랜지스터들의 성능을 개선시키는 데 이용된다. 종래의 2차원들 대신 3차원들로 트랜지스터들을 배열함으로써, 다수의 트랜지스터들이 서로 매우 가깝게 집적 회로(IC)들에 배치될 수 있다. 반도체 칩들의 3D 적층은 와이어 길이들을 감소시키고 배선 지연을 낮게 유지한다. 제조 시에, 반도체 칩들의 3D 적층, 즉 계단형 구조들은 종종, 다수의 상호연결 구조들이 그 계단형 구조들 상에 배치되게 허용하여, 고밀도의 수직 트랜지스터 디바이스들을 형성하는 데 이용된다.
[0004] 게다가, 스택 형성 동안 비아의 최하부에 형성된 전도성 표면들, 이를테면 구리 표면들 또는 코발트 표면들은 통상적으로, 비아 개방 및 후속하는 금속 하드 마스크 제거 동안 형성된 에칭 부산물들 및 잔류물들로 오염된다. 큰 사이즈의 입자들이 후속 건식 세정 프로세스에 의해 제거될 수 있지만, 산소, 불소, 및 탄소와 같은 에칭 관련 원소들로부터의 또는 전도성 상호연결 표면 상에서의 공기 노출로 인한 산화로부터의 원자 레벨 오염은 건식 세정 프로세스에 의해 제거될 수 없다.
[0005] 통상적으로, 불소, 산소, 및 탄소 오염은 습식 세정 방법들을 통해 제거될 수 있다. 그러나, 본 발명자들은, 로우-k 유전체들과의 화합성(compatibility) 문제들 뿐만 아니라 로우-k 손상에 대한 최근의 더 엄격한 요건들(예컨대, 탄소 고갈 문제들)로 인해 이러한 기법들이 더 새로운 BEOL(back end of the line) 프로세스들에 유용하지 않다는 것을 관찰하였다. 따라서, 전기적 성능을 개선시키기 위한 포스트(post) 비아 에칭 세정 기법들에 대한 계속된 필요성이 존재한다.
[0006] 추가로, 본 발명자들은, 종래의 비아 형성이 프로세스 통합에 사용되는 재료들로 인해 높은 저항을 유발한다는 것을 관찰하였다. 예컨대, 비아 및 그에 연결된 트렌치 둘 모두를 동일한 재료로 충전(fill)하는 것은 높은 상호연결 저항을 유발하며, 이는 반도체 칩들에서 저항성-용량성 지연(RC 지연) 및 전압 드롭(voltage drop)(IR 드롭)을 바람직하지 않게 유발할 수 있다. 게다가, 배리어 및 라이너 층의 포지셔닝은 높은 저항률을 유발할 수 있으며, 예컨대 비아 최하부에 증착될 때 높은 비아 저항을 유발할 수 있다.
[0007] 따라서, 집적 회로들의 제조 비용들, 메모리 셀 사이즈, 및 전력 소비를 감소시키도록 상호연결부들을 형성하는 개선된 방법들에 대한 계속된 필요성이 존재한다.
[0008] 상호연결부들을 형성하기 위한 방법들 및 장치가 본 명세서에서 제공된다. 일부 실시예들에서, 상호연결부를 형성하는 방법은, 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계; 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계; 및 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다.
[0009] 일부 실시예들에서, 상호연결부를 형성하는 방법은, 전도성 표면을 노출시키기 위해 기판 상에 배치된 하드 마스크 및 유전체 층을 포함하는 막 스택에 비아 및 트렌치를 형성하는 단계; 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; 하드 마스크를 제거하는 단계; 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 플라즈마를 적용하는 단계; 비아에 제1 타입의 제1 금속을 증착하는 단계; 트렌치의 노출된 표면들 및 제1 금속 상에 배리어 층을 증착하는 단계; 배리어 층 상에 라이너 층을 증착하는 단계; 및 제1 금속과 상이한 제2 금속으로 트렌치를 충전하는 단계를 포함한다.
[0010] 일부 실시예들에서, 실행될 때, 상호연결부를 형성하는 방법이 수행되게 하는 명령들이 저장되어 있는 비-일시적인 컴퓨터 판독가능 매체가 제공된다. 방법은 본 명세서에 개시된 실시예들 중 임의의 실시예에서 설명된 바와 같이 이루어질 수 있다. 일부 실시예들에서, 방법은, 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계; 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계; 및 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다.
[0011] 본 개시내용의 다른 및 추가적인 실시예들이 아래에서 설명된다.
[0012] 위에서 간략하게 요약되고 아래에서 더 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에서 도시된 본 개시내용의 예시적인 실시예들에 대한 참조에 의해 이해될 수 있다. 그러나, 첨부된 도면들이 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로, 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 상기 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0013] 도 1은 본 개시내용의 일 실시예에 따른 상호연결부를 형성하는 방법을 예시한다.
[0014] 도 2a 내지 도 2k는 본 개시내용의 일 실시예에 따른, 도 1의 방법의 상이한 스테이지들에서 기판 상에 형성된 상호연결부의 측단면도들을 예시한다.
[0015] 도 3은 본 개시내용의 일 실시예에 따른, 도 1의 방법이 실시될 수 있는 다중-챔버 프로세싱 시스템을 예시한다.
[0016] 도 4는 본 개시내용의 일 실시예에 따른 상호연결부를 형성하는 방법을 예시한다.
[0017] 도 5는 본 개시내용의 일 실시예에 따른 상호연결부를 형성하는 방법을 예시한다.
[0018] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시되지 않으며, 명확화를 위해 간략화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0019] 기판을 프로세싱하기 위한 방법들이 본 명세서에서 제공된다. 본 개시내용의 실시예들은 유리하게, IC 상호연결 구조들에 대한 로우-k 무결성, 전기 전도율 및 신뢰성을 유지하면서, 전도성 상호연결 표면을 세정하고 그리고/또는 환원(이를테면, 산소의 부분적인 또는 완전한 제거)시키는 것을 가능하게 한다. 실시예들에서, 비아 및 그에 연결된 트렌치에서 사용되는 재료들을 변화시키는 것은 반도체 칩들에서 RC 지연 및 IR 드롭을 감소시키거나 제거한다. 추가로, 비아와 그에 연결된 트렌치 사이의 배리어 및 라이너 층들의 배치는 비아 저항을 감소시킨다. 본 개시내용의 방법들은 집적 회로에서의 금속 상호연결부들의 형성, 또는 금속 게이트의 형성 또는 금속-접촉부 갭 충전 프로세스 뿐만 아니라 금속 세정 또는 환원이 비아 홀에서 수행될 수 있는 다른 적합한 애플리케이션들에서 이용될 수 있다.
[0020] 도 1은 본 개시내용의 일부 실시예들에 따른, 기판을 프로세싱하기 위한 방법(100)의 흐름도를 도시한다. 방법(100)은, 도 1의 방법(100) 이전의 그리고 방법(100)의 상이한 스테이지들에서의 기판의 단면도들을 예시하는 도 2a 내지 도 2k에 도시된 바와 같이 기판을 프로세싱하는 스테이지들에 관해 아래에서 설명되며, 도 3에 관해 아래에서 설명되는 바와 같이, 예컨대 적합한 반응기에서 수행될 수 있다. 본 명세서에 개시된 방법들을 수행하는 데 사용될 수 있는 예시적인 프로세싱 시스템들은 캘리포니아 산타클라라 소재의 Applied Materials, Inc.로부터 상업적으로 입수가능한 ENDURA®, CENTURA®, 또는 PRODUCER® 라인의 프로세싱 시스템 중 임의의 것을 포함할 수 있다(그러나 이에 제한되지 않음). 다른 제조자들로부터 입수가능한 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 또한, 본 명세서에서 제공된 교시들과 관련하여 적합하게 사용될 수 있다.
[0021] 도 2a는 방법(100)의 시작 이전의 상호연결부(200)의 단면도를 예시한다. 일반적으로, 상호연결부(200)는 듀얼 다마신(dual damascene) 구조들과 같은 상호연결 구조를 형성하는 데 이용될 수 있는 다수의 막 층들을 포함한다. 막 스택(201)이 기판(202) 상에 형성된다. 막 스택(201)은 제2 유전체 층(204)을 포함한다. 도 2a에 도시된 바와 같이, 제2 유전체 층(204)은 기판(202) 상에 배치되며, 제2 유전체 층(204)에 형성되고 제2 유전체 층(204)에 의해 경계지어진 전도성 층(206)을 갖는다. 일 예에서, 제2 유전체 층(204)은 실리콘 산화물과 같은 하나 이상의 절연 재료들로 형성될 수 있다. 일 예에서, 전도성 층(206)은 전도성 층, 이를테면 구리 또는 코발트로 형성될 수 있다.
[0022] 도 1을 다시 참조하면, 블록(102)에서, 도 2b에 예시된 바와 같이, 유전체 배리어 층(208)이 기판(202) 상에 선택적으로 증착될 수 있다. 예컨대, 예시된 바와 같이, 유전체 배리어 층(208)은 제2 유전체 층(204) 및 전도성 층(206) 둘 모두 위에 증착된다. 따라서, 유전체 배리어 층(208)은 제2 유전체 층(204) 및 전도성 층(206) 위에 균일하고 중단되지 않은 층을 형성할 수 있다. 유전체 배리어 층은 로우-k 재료로 형성될 수 있다. 예컨대, 유전체 배리어 층(208)은 탄소 함유 실리콘 층(SiC), 질소 도핑된 탄소 함유 실리콘 층(SiCN), 실리콘 질화물 층, 금속 질화물 또는 금속 산화물(예컨대, AlN, AlOx, AlON) 등으로 형성될 수 있다.
[0023] 이제 블록(104)을 참조하면, 도 2c에 예시된 바와 같이, 유전체 층(210)이 기판(202) 상에 증착된다. 예컨대, 예시된 바와 같이, 유전체 층(210)은 유전체 배리어 층(208) 위에 증착된다. 유전체 층(210)은 제2 유전체 층(204)과 실질적으로 유사할 수 있다. 일 실시예에서, 유전체 층(210)은 제2 유전체 층(204)과 동일한 재료로 형성될 수 있다. 다른 실시예에서, 유전체 층(210)은 동일한 로우-k 속성들을 유지하면서 제2 유전체 층(204)과 상이한 재료로 형성될 수 있다. 다른 예에서, 유전체 층(210)은 로우-k 재료(예컨대, 실리콘 산화물보다 작거나 또는 약 3.9보다 작은 유전 상수를 갖는 재료) 등으로 형성될 수 있다. 실시예들에서, 유전체 층(210)은 Applied Materials, Inc.로부터 입수가능한 Black Diamond® 1 브랜드 로우-k 재료와 같은 조밀한 재료이다.
[0024] 이제 블록(105)을 참조하면, 도 2d에 예시된 바와 같이 로우-k 유전체 층일 수 있는 유전체 층(210)의 정상에 하드 마스크(211)가 배치된다. 예컨대, 예시된 바와 같이, 하드 마스크(211)는 유전체 층(210) 위에 증착된다. 일 실시예에서, 하드 마스크(211)는 임의의 적합한 하드 마스크 재료로 형성될 수 있다. 따라서, 하드 마스크(211)는 유전체 층(210)의 바로 정상에 그리고 전도성 층(206) 위에 균일하고 중단되지 않은 층을 형성할 수 있다. 실시예들에서, 하드 마스크(211)는 유전체 재료(예컨대, SiO2, SiCO, SiON, 또는 SiC), 금속/금속간 재료(예컨대, TiN 또는 Ti), 또는 유전체 재료와 금속/금속간 재료의 조합이다. 일부 실시예들에서, 하드 마스크(211)는 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)로 형성된 층이다. 실시예들에서, 하드 마스크(211)는 15 내지 25 나노미터의 두께를 갖는다.
[0025] 블록(106)에서, 도 2e에 예시된 바와 같이, 전도성 층(206)을 노출시키기 위해 하나 이상의 비아들(212)이 상호연결부(200)에 형성된다. 예컨대, 비아들(212)은 하부 전도성 층(206)을 노출시키기 위해 하드 마스크(211), 유전체 층(210) 및 선택적인 유전체 배리어 층, 이를테면 유전체 배리어 층(208)을 관통하여 형성될 수 있다. 실시예들에서, 본 개시내용은, 로우-k 유전체 층을 관통하여 비아(212)를 형성하고 전도성 층(206)과 같은 전도성 표면을 노출시키기 위해 유전체 층(210)과 같은 로우-k 유전체 층의 정상에 배치된 하드 마스크(211)를 관통하여 에칭하는 것을 포함한다. 일반적으로, 비아들(212)은 폭(W1)을 갖는다. 일부 실시예들에서, 각각의 비아(212)의 폭은 비아(212)의 전체 길이에 걸쳐 균일하다. 다른 실시예들에서, 각각의 비아(212)의 폭은 비아(212)의 최상부로부터 비아(212)의 최하부로 점진적으로 변화될 수 있다. 실시예들에서, 비아(212)는 높은 종횡비를 갖는다.
[0026] 블록(108)에서, 도 2f에 예시된 바와 같이, 하나 이상의 트렌치들(214)이 상호연결부(200)에 형성된다. 하나 이상의 트렌치들(214)은 하드 마스크(211)를 관통하여 유전체 층(210) 내에 형성될 수 있다. 실시예들에서, 하나 이상의 트렌치들(214)은 비아(212)의 적어도 일부를 넓히도록 구성된다. 일부 실시예들에서, 블록(108)은 블록(106) 이전에 수행될 수 있으며, 즉 트렌치들(214)은 비아들(212) 이전에 형성될 수 있다. 다른 실시예들에서, 하나 이상의 트렌치들(214)은 비아(212) 또는 하나 이상의 비아들의 형성에 후속하여 형성된다.
[0027] 본 개시내용의 실시예들은 통합 및 신뢰성 요건들을 동시에 충족시키면서 더 낮은 비아 저항을 나타내는 선택적 충전 접근법(예컨대, 구리 또는 텅스텐 충전 접근법)을 포함한다. 계면 처리(적어도 블록(110)과 함께 아래에서 논의됨) 및 충전 프로세스(적어도 블록(118)와 함께 아래에서 논의됨)는 하부 금속 층(예컨대, Cu, W, Co 등) 및 주변 유전체들(예컨대, 로우-k 유전체들, 산화물들 등)에 손상을 주지 않으면서 비아 최하부로부터 금속 재료(예컨대, Cu 또는 W)를 선택적으로 성장시키도록 전개된다. 그 결과, 아래의 논의는 비아 저항을 낮추기 위한 하나 이상의 기법들을 제공한다. 실시예들에서, 비아 충전에 후속하여, 다마신 충전이 뒤따를 것이며, 이는 등가 라인 저항을 형성하는 것을 돕는다.
[0028] 실시예들에서, 방법(100)은 블록(110)에서, 선택적 금속 비아, 이를테면 비아(212) 충전을 수용하기 위해 상호연결부(200)를 준비하도록 상호연결부(200)에 대해 수행되는 하나 이상의 전처리 프로세스들을 포함한다. 예컨대, 블록(110)은 서브-블록들(112 내지 116)을 포함할 수 있다.
[0029] 서브-블록(112)에서, 상호연결부(200)는 비아(212) 내의 전도성 층(206)의 전도성 표면의 노출된 부분(213)에 대한 제1 처리 프로세스를 겪는다. 예컨대, 제1 전처리 프로세스는, 비아(212)에 제1 금속이 증착될 때, 상향식 성장을 위해 전도성 층(206)의 노출된 부분(213)을 준비하는 데 사용된다. 실시예들에서, 비아(212) 내의 전도성 층(206)의 노출된 부분(213)은 오염물들을 제거하기에 적합한 조건들 하에서, 희석된 플루오르화 수소산(DHF)과 접촉된다. 예컨대, 노출된 부분(213)과 같은 전도성 표면은 전도성 표면으로부터 오염물들을 제거하기 위해, 희석된 플루오르화 수소산과 접촉된다. 실시예들에서, 희석된 플루오르화 수소산(DHF) 처리가 이용되며, 희석된 BOE(buffered oxide etchant) 형태의 HF가 전도성 표면들에 적용된다. 희석된 플루오르화 수소산(DHF) 처리는, 희석된 플루오르화 수소산(DHF)으로 탱크를 충전하고, 이어서 상호연결부(200)를 탱크 내에 침지시킴으로써 달성될 수 있다. 스트리킹(streaking)을 방지하기 위해, 상호연결부(200)는 HF 배스(bath)에 신속하게 침지되어야 한다. 실시예들에서, 희석된 플루오르화 수소산(DHF)은 산화물을 박리하여, 실리콘보다 덜 전기음성(electronegative)인 금속들을 제거하는 작용을 한다. 실시예들에서, 막 스택을 포함하는 상호연결부(200)는, 용액이 배출 탱크 또는 리사이클링 유닛(recycling unit)에 신속하게 덤핑(dump)되기 전에 약 30 내지 60초의 지속기간 동안 처리된다. 실시예들에서, 희석된 플루오르화 수소산은 2 내지 4, 약 3, 또는 3의 pH를 갖는다. 실시예들에서, 희석된 플루오르화 수소산은 0.01 내지 0.5 M의 몰농도를 갖는다. 실시예들에서, 희석된 플루오르화 수소산은 10 내지 30초, 또는 10 내지 20초의 지속기간 동안 실온에서 막 스택에 적용된다.
[0030] 도 1 및 도 2g를 다시 참조하면, 비아 내의 전도성 층(206)의 노출된 부분(213)에 대한 제1 처리 프로세스에 후속하여, 블록(114)에서 하드 마스크가 제거된다. 실시예들에서, 하드 마스크는 습식 에칭 제거 프로세스에 의해 제거되며, 예컨대, 여기서, 하드 마스크는 하드 마스크 재료를 제거하기 위한 조건들 하에서 습식 에칭 용액과 접촉된다. 실시예들에서, 유전체 층(210)과 같은 로우-k 유전체 층의 정상에 배치된 하드 마스크가 제거된다. 일부 실시예들에서, 하드 마스크는 하드 마스크를 제거하기 위한 제거 조성물과 하드 마스크를 접촉시킴으로써 제거된다. 일 실시예에서, 제거 조성물은, 비아 내의 전도성 층(206)의 노출된 부분(213)을 공격하지 않으면서 그리고 유전체 층(210)을 공격하지 않으면서, 유전체 층 상의 금속 하드 마스크를 제거하는 습식-에칭 용액이다. 일부 실시예들에서, 하드 마스크는, 하드 마스크를 박리시키기에 적합한 조건들 하에서, 높은 pH(예컨대, pH 9 내지 11)인 알칼리성 케미스트리(alkaline chemistry)를 함유하는 과산화물(이를테면, H2O2)과 하드 마스크를 접촉시킴으로써 제거된다. 실시예들에서, 제거 조성물은 티타늄 질화물 하드 마스크를 제거하는 습식-에칭 용액이다. 실시예들에서, 제거 조성물은 TaN 하드 마스크를 제거하는 습식-에칭 용액이다. 실시예들에서, 제거 조성물은 전도성 층(206)의 노출된 부분(213)을 향한 산화 활동을 방지하기 위한 부식 억제제들을 포함한다. 일부 실시예들에서, 전도성 층(206)으로서 사용하기에 적합한 구리, 코발트 및/또는 다른 금속들의 산화를 방지하기 위해 금속 부식 억제제들이 제공된다. 금속 부식 억제제들의 비제한적인 예들은 5-아미노-l,3,4-티아디아졸-2-티올(ATDT), 벤조트리아졸(BTA), 1,2,4-트리아졸(TAZ), 톨릴트리아졸, 5-메틸-벤조트리아졸(MBTA) 등을 포함한다. 실시예들에서, 유전체 층(210) 상에 하드 마스크 재료가 남아 있지 않으면서, 하드 마스크(211), 이를테면 TiN 또는 TaN이 제거된다. 일부 실시예들에서, 본 명세서에서 사용하기 위한 비-제한적인 습식-에칭 용액은 BASF로부터의 SELECTIPUR® S-Series 브랜드 용액을 포함한다.
[0031] 여전히 도 1을 참조하면, 하드 마스크 제거에 후속하여, 블록(116)에서, 플라즈마 세정 프로세스가 비아 내의 전도성 층의 노출된 부분에 적용된다. 실시예들에서, 하드 마스크 제거에 후속하여 상호연결부를 처리하기 위해 원격 플라즈마 세정 프로세스가 사용될 수 있다. 예컨대, 전도성 표면의 노출된 부분을 형성하기 위해 원격 수소 플라즈마가 전도성 표면에 적용될 수 있으며, 예컨대, 여기서, 노출된 부분 또는 표면에는 산화물이 제거되어 있다. 실시예들에서, 플라즈마 세정은, 예컨대 전도성 층(206)의 노출된 부분(213)으로부터 구리 산화물과 같은 금속 산화물을 제거하기에 적합한 조건들 하에서 저밀도 수소 플라즈마 세정을 포함한다. 일부 실시예들에서, 상호연결부(200)는 상호연결부(200)가 플라즈마 세정 프로세스를 겪는 처리 챔버로 이송될 수 있다. 예컨대, 상호연결부는 약 1 내지 10 Torr의 압력에서 H2 또는 수소 라디칼들을 사용하여 약 150 내지 250℃의 세정 프로세스를 겪을 수 있다. 다른 실시예들에서, 금속 스퍼터링 없이 산화물 녹-오프(knock-off)를 용이하게 하기 위해 약간의 바이어스 에너지가 적용될 수 있다. 예컨대, 0 내지 200 W의 에너지가 전처리 챔버에 적용될 수 있다. 일부 실시예들에서, 알코올, 이를테면 메탄올 및/또는 에탄올이 또한, 전도성 층(206)의 노출된 부분(213)으로부터 구리 산화물과 같은 금속 산화물을 제거하기에 적합한 조건들 하에서 적용될 수 있다. 예컨대, 하드 마스크 제거에 후속하여 상호연결부를 처리하기 위해 사용되는 원격 플라즈마 세정 프로세스와 조합하여, 상호연결부는 150 내지 250℃의 양의 온도에서 열 소크(thermal soak)으로 에탄올 및/또는 메탄올과 접촉될 수 있다. 실시예들에서, 열적 알코올 소크가 30초 내지 1시간 동안 적용된다.
[0032] 일 실시예에서, 본 개시내용에 따른 플라즈마 세정 프로세스를 위한 적합한 챔버는, 예컨대 Applied Materials, Inc.로부터 입수가능한 ENDURA® CuBS(구리 배리어/시드) 시스템의 AKTIV®Preclean ("APC") 챔버를 포함한다. 실시예들에서, 본 명세서에서 사용하기에 적합한 플라즈마 세정 프로세스는, 28 nm 세대 이하의 노드들에 대한 금속 로우-k 상호연결 프로세스 방식들을 위한 구리 산화물("CuO")과 같은 금속 산화물의 반응 및/또는 폴리머 잔류물들의 제거를 위한 양성의(benign) 효율적인 세정 프로세스를 제공한다. 실시예들에서, APC는 다공성 로우 및 울트라-로우 k ILD("inter-level dielectric") 막들의 무결성을 보존하면서 폴리머 잔류물들을 효과적으로 제거하고 CuO 증착들을 감소시키도록 설계된다.
[0033] 도 1을 다시 참조하면, 방법(100) 이후, 선택적인 금속 비아, 이를테면, 비아(212) 충전을 수용하기 위해 상호연결부(200)를 준비하도록 하나 이상의 전처리 프로세스들이 상호연결부(200)에 대해 수행되는 블록(110)에서, 제1 금속 층은 블록(118)에 도시된 바와 같이 하나 이상의 비아에 증착된다. 블록(118)에서, 도 2h에 예시된 바와 같이, 제1 금속(220)이 비아(212)를 선택적으로 충전한다. 예컨대, 제1 금속(220) 재료는 비아(212)가 트렌치(214)와 만나는 지점(222)까지 비아(212)에 증착된다. 사용되는 제1 금속(220)은 루테늄(Ru), 텅스텐(W), 코발트(Co), 알루미늄(Al), 구리(Cu) 등과 같은 임의의 적합한 금속 재료일 수 있다. 일부 실시예들에서, 제1 금속(220)은 트렌치(214)에 증착되는 후속 금속과 상이한 재료이다. 비아에 제1 금속(220)을 선택적으로 증착하는 것은 비아 저항을 감소시키고 신뢰성 및 라인 저항 요건들을 충족시키는 것을 돕는다.
[0034] 제1 금속(220)은 화학 기상 증착(CVD) 프로세스를 사용하여 증착될 수 있다. 실시예들에서, 본 명세서에서 사용하기 위한 적합한 CVD 프로세스는 상승된 온도들(예컨대, 350 내지 500℃)에서의 H2 사전-소크(pre-soak)를 포함할 수 있다. 일부 실시예들에서, CVD 프로세스는 방대한 H2 주변 환경에서 금속-함유 전구체(예컨대, WF6)의 낮은 유량(예컨대, 2 내지 100 sccm)을 사용하여, 약 200 내지 500℃의 온도들에서 수행될 수 있다. 실시예들에서, 금속-함유 전구체는 비아에 루테늄(Ru), 텅스텐(W), 코발트(Co), 알루미늄(Al), 구리(Cu) 중 적어도 하나를 형성하도록 미리 선택된다. 유량, 압력, 및 온도의 조합은 증착될 때 제1 금속(220)의 모폴로지(morphology)를 감소시키는 것을 돕는다. 제1 금속(220) 재료가 증착되기 전에, 종래의 핵형성 층(nucleation layer)이 초기 1 내지 3 nm의 핵형성을 위해 적용될 수 있다. 전체 성장량은 비아(212)를 균일하게 충전하기 위해 프로세스 시간, 압력, 및 전구체 유동에 의해 제어된다.
[0035] 일부 실시예들에서, 방법(100)은 부가적인 층들 또는 제2 금속(224)의 증착 전에 수행되는 선택적인 블록, 이를테면 블록(119)을 포함할 수 있다. 블록(119)에서, 상호연결부(200)는 제2 금속(224) 이전에 전처리 프로세스를 겪을 수 있다. 일부 실시예들에서, 본 개시내용의 프로세스는, 금속 충전된 비아의 최상부 표면이 선택적인 증착-후 세정을 겪는 블록(119)에서의 프로세스 시퀀스를 포함할 수 있다. 예컨대, 선택적인 세정은, 비아(212)의 최상부 표면, 예컨대, 비아(212)가 트렌치(214)와 만나는 지점(222)과 같은 노출된 표면에서의 산화 또는 잔류물 성장의 경우에 사용될 수 있다. 실시예들에서, 선택적인 전처리 세정은, 잔류물을 약간 박리시키기 위해 알칼리성 pH 튜닝과 함께 과산화물(H2O2) 함유 케미스트리를 사용한다. 일부 실시예들에서, 플라즈마 세정 프로세스는 부가적인 층들 또는 제2 금속(224)의 증착 전에 수행될 수 있다. 예컨대, 플라즈마 세정은 선택적으로, 비아(212)에 충전된 제1 금속(220) 또는 그의 노출된 부분의 정상에 형성된 금속 산화물 또는 자연 산화물(native oxide)의 제거를 위한 양성의 효율적인 세정 프로세스를 제공하기 위해 Applied Materials, Inc.로부터 입수가능한 AKTIV®Preclean("APC") 챔버의 사용을 포함할 수 있다. 예컨대, 비아가 구리로 충전되면, 비아(212)가 트렌치(214)와 만나는 지점(222)에서 구리 산화물("CuO")을 제거하기 위해 플라즈마 세정 단계가 적용될 수 있다.
[0036] 블록(120)의 도 1 및 도 2i를 참조하면, 트렌치(214)는 하나 이상의 배리어 층들(235)로 덮여질 수 있다. 예컨대, 비아(212)의 노출된 금속 표면(253)을 포함하는 트렌치의 최하부 표면(252) 및 트렌치의 측벽(들)(251)은 배리어 층(235)에 의해 덮여질 수 있다. 배리어 층(216)은 유전체 층(210)과 같은 하부 층들로의 후속하여 증착되는 금속의 확산을 방지하는 역할을 할 수 있다. 배리어 층(235)은 배리어로서 작용하기에 적합한 임의의 재료를 포함할 수 있다. 예컨대, 일부 실시예들에서, 배리어 층(235)은 금속, 예컨대 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 이를테면 CVD 증착된 코발트, 망간(Mn), 텅스텐(W), 하프늄(Hf), 이들의 합금들 등, 또는 일부 실시예들에서는, 금속 질화물, 이를테면 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등을 포함할 수 있다. 배리어 층(235)은 하부 층들로의 후속하여 증착되는 금속 층 재료들의 확산을 방지하기에 적합한 임의의 두께를 가질 수 있다. 예컨대, 일부 실시예들에서, 배리어 층(235)은 약 10 내지 약 20 옹스트롬, 또는 10 내지 15 옹스트롬의 두께를 가질 수 있다. 배리어 층(235)은 적합한 두께를 갖는 배리어 층(235)을 제공하기에 적합한 임의의 프로세스에 의해 형성될 수 있다. 예컨대, 일부 실시예들에서, 배리어 층(235)은 증착 프로세스, 이를테면 화학 기상 증착, 물리 기상 증착, 또는 순환 증착 프로세스, 예컨대 이를테면, 원자 층 증착 등을 통해 형성될 수 있다. 실시예들에서, 배리어 층(235)은 원자 층 증착(ALD) 프로세스에 의해 증착된 TaN의 하나 이상의 층들을 포함한다. 실시예들에서, ALD 프로세스는 배리어 층(235) 또는 배리어 층(235)의 하나 이상의 층들을 배리어 층으로서 기능하기에 충분한 두께로 형성하기 위해 TaN을 증착할 수 있다. 실시예들에서, 배리어 층(235)은 내부 트렌치 표면들의 정상에 컨포멀하게(conformally) 증착된 재료의 층을 포함한다.
[0037] 블록(170)의 도 1 및 도 2j를 참조하면, 배리어 층(235)은 라이너 층(236)과 같은 하나 이상의 라이너 층들로 덮여질 수 있다. 일부 실시예들에서, 상호연결부(200)는 배리어 층(235)의 정상에 배치된 코발트를 포함하는 라이너 층(236)을 포함할 수 있다. 실시예들에서, 라이너 층(236)은 트렌치 내의 배리어 층의 표면 위에 미리 결정된 두께를 갖는 라이너 층을 제공하도록 프로세스 챔버에서 수행되는 CVD 또는 PVD 프로세스에 의해 형성될 수 있다. 실시예들에서, 라이너 층(236)은 트렌치의 최하부 표면 및 측벽들의 정상에 물리 기상 증착(PVD) 프로세스를 통해 증착된 코발트 층이다. 실시예들에서, 라이너 층은 20 내지 40 옹스트롬, 이를테면 30 옹스트롬의 두께로 증착된다. 실시예들에서, 라이너 층은 20 내지 40 옹스트롬, 이를테면 30 옹스트롬의 두께로 증착된 코발트이다. 일부 실시예들에서, 코발트 층과 같은 라이너 층(236)은 배리어 층(235)을 덮기 위해 컨포멀하게 증착된다.
[0038] 블록(180)의 도 1 및 도 2k를 다시 참조하면, 제2 금속(224)이 각각의 트렌치(214)에 증착된다. 예컨대, 제2 금속(224)은 라이너 층(236)의 정상에서 트렌치(214)의 최상부까지 증착된다. 사용되는 제2 금속(224)은 루테늄(Ru), 텅스텐(W), 코발트(Co), 알루미늄(Al), 구리(CU) 등과 같은 임의의 적합한 금속 재료일 수 있다. 일부 실시예들에서, 제2 금속(224)은 비아(212)에 증착된 제1 금속(220) 재료와 상이한 재료이다. 일부 실시예들에서, 제2 금속(224)은 비아(212)에 증착된 제1 금속(220) 재료와 동일한 재료이다. 실시예들에서, 제2 금속(224)은 CVD 프로세스를 사용하여 증착될 수 있다. 비아(212)에 증착된 제1 금속(220), 트렌치(214)에 증착된 제2 금속(224), 및 제1 금속(220)과 제2 금속(224) 사이에 배치된 배리어 층/라이너 층을 수반하는 다단계 프로세스로 단일 금속 재료의 종래의 금속 충전을 두 부분으로 나누는(bifurcate) 것은 비아(212)를 통한 저항을 감소시키는 것을 돕는다.
[0039] 여전히 도 2k를 참조하면, 선택적인 블록(190)에 도시된 바와 같이, 제2 금속의 정상에 캡핑 층(271)이 증착될 수 있다. 실시예들에서, 캡핑 층은 코발트, 루테늄 또는 다른 적합한 캡핑 재료를 포함한다.
[0040] 도 3은 프로세싱 시스템(300)으로서 다중-챔버 프로세싱 시스템을 예시한다. 프로세싱 시스템(300)은 로드 록 챔버(load lock chamber)들(302, 304), 로봇(306), 이송 챔버(308), 프로세싱 챔버들(310, 312, 314, 316, 318, 328), 및 제어기(320)를 포함할 수 있다. 로드 록 챔버들(302, 304)은 프로세싱 시스템(300) 내외로의 기판들(도시되지 않음)의 이송을 허용한다. 로드 록 챔버들(302, 304)은 진공 밀봉을 유지하기 위해 프로세싱 시스템(300) 내로 도입되는 기판들을 펌핑 다운(pump down)시킬 수 있다. 로봇(306)은 로드 록 챔버들(302, 304)과 프로세싱 챔버들(310, 312, 314, 316, 318, 및 328) 사이에서 기판들을 이송할 수 있다. 로봇(306)은 또한, 로드 록 챔버들(302, 304)과 이송 챔버(308) 사이에서 기판들을 이송할 수 있다.
[0041] 각각의 프로세싱 챔버(310, 312, 314, 316, 318, 및 328)는 다수의 기판 동작들, 이를테면 원자 층 증착(ALD), 화학 기상 증착(CVD), PVD, 에칭, 사전-세정, 탈가스, 가열, 배향, 또는 다른 기판 프로세스들을 수행하도록 갖춰질 수 있다. 부가적으로, 각각의 프로세싱 챔버(310, 312, 314, 316, 318, 및 328)는, 유전체 배리어 층을 증착하거나, 유전체 층을 증착하거나, 스택에 하나 이상의 비아들 및 트렌치들을 형성하거나, 하나 이상의 사전-세정 프로세스들을 수행하거나, 제1 금속 재료 층을 증착하거나, 라이너 층을 증착하거나, 배리어 층을 증착하거나, 제2 금속 재료 층을 증착하거나, 또는 캡핑 층을 증착하도록 갖춰질 수 있다.
[0042] 제어기(320)는 도 1에 개시된 방법을 포함하여 프로세싱 시스템(300)의 일부 또는 모든 양상들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(320)는 기판 상에 상호연결부를 형성하는 방법을 제어하도록 구성될 수 있다. 제어기(320)는, 메모리(324) 및 대용량 저장 디바이스, 입력 제어 유닛, 및 디스플레이 유닛(도시되지 않음), 이를테면 전력 공급부들, 클록들, 캐시, 입력/출력(I/O) 회로들, 및 라이너(이들은 기판 프로세싱의 제어를 용이하게 하기 위해 프로세싱 시스템의 다양한 컴포넌트들에 커플링됨)와 함께 동작가능한 프로그래밍가능 CPU(central processing unit)(322)를 포함한다. 제어기(320)는 또한, 전구체, 프로세스 가스, 및 퍼지 가스 유동을 모니터링하는 센서들을 포함하는, 프로세싱 시스템(300) 내의 센서들을 통해 기판 프로세싱을 모니터링하기 위한 하드웨어를 포함한다. 시스템 파라미터들, 이를테면 기판 온도, 챔버 분위기 압력 등을 측정하는 다른 센서들이 또한 제어기(320)에 정보를 제공할 수 있다.
[0043] 위에서 설명된 프로세싱 시스템(300)의 제어를 용이하게 하기 위해, CPU(322)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나, 이를테면 PLC(programmable logic controller)일 수 있다. 메모리(324)는 CPU(322)에 커플링되고, 메모리(324)는 비-일시적이며, 용이하게 이용가능한 메모리, 이를테면 RAM(random access memory), ROM(read only memory), 플로피 디스크 드라이브, 하드 디스크, 또는 임의의 다른 형태의 로컬 또는 원격의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(326)은 종래의 방식으로 프로세서를 지원하기 위해 CPU(322)에 커플링된다. 하전된 종 생성, 가열, 및 다른 프로세스들은 일반적으로, 통상적으로는 소프트웨어 루틴으로서 메모리(324)에 저장된다. 소프트웨어 루틴은 또한, CPU(322)에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0044] 메모리(324)는, CPU(322)에 의해 실행될 때, 프로세싱 시스템(300)의 동작을 용이하게 하는 명령들을 포함하는 컴퓨터-판독가능 저장 매체의 형태로 이루어진다. 메모리(324) 내의 명령들은 본 개시내용의 방법을 구현하는 프로그램과 같은 프로그램 제품의 형태로 이루어진다. 프로그램 코드는 다수의 상이한 프로그래밍 언어들 중 임의의 하나를 따를 수 있다. 일 예에서, 본 개시내용은 컴퓨터 시스템과 함께 사용하기 위해 컴퓨터-판독가능 저장 매체들에 저장된 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본 명세서에 설명된 방법들을 포함하는) 실시예들의 기능들을 정의한다. 예시적인 컴퓨터-판독가능 저장 매체들은: (i) 정보가 영구적으로 저장되는 비-기입가능 저장 매체들(예컨대, 컴퓨터 내의 판독-전용 메모리 디바이스들, 이를테면 CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, 플래시 메모리, ROM 칩들, 또는 임의의 타입의 솔리드-스테이트 비-휘발성 반도체 메모리); 및 (ii) 변경가능한 정보가 저장되는 기입가능 저장 매체들(예컨대, 디스켓 드라이브 내의 플로피 디스크들 또는 하드 디스크 드라이브 또는 임의의 타입의 솔리드-스테이트 랜덤-액세스 반도체 메모리)을 포함한다(그러나 이에 제한되지 않는다). 그러한 컴퓨터-판독가능 저장 매체들은, 본 명세서에 설명된 방법들의 기능들을 지시하는 컴퓨터-판독가능 명령들을 보유할 경우 본 개시내용의 실시예들이다.
[0045] 위에서 논의된 방법은 프로세싱 시스템(300)에만 결부되지 않을 수 있다. 예컨대, 하나 이상의 블록들, 이를테면 블록(120) 또는 블록(114)은 프로세싱 시스템(300) 외부의 프로세싱 챔버에서 수행될 수 있다.
[0046] 일부 실시예들에서, 본 개시내용은, 실행될 때, 상호연결부를 형성하는 방법을 야기하는 명령들이 저장되어 있는 비-일시적인 컴퓨터 판독가능 매체를 포함하며, 그 방법은, 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계; 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계; 및 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다.
[0047] 이제 도 4를 참조하면, 일부 실시예들에서, 본 개시내용은 상호연결부를 형성하는 방법(400)을 포함한다. 방법(400)은 블록(402)에서, 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계를 포함한다. 다음으로, 블록(404)에서, 방법(400)은 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계를 포함한다. 블록(406)에서, 방법(400)은 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계를 포함한다. 블록(406)에서, 방법(400)은 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다. 일부 실시예들에서, 블록들(402, 404, 406, 및 408)의 프로세스 시퀀스들은 도 4에 도시된 바와 같이 순차적으로 발생한다. 일부 실시예들에서, 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하기 전에 수행된다. 일부 실시예들에서, 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계는 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하기 전에 수행된다. 일부 실시예들에서, 희석된 플루오르화 수소산은 100 내지 1000:1 DHF 용액이다. 일부 실시예들에서, 방법들은 비아에 제1 타입의 제1 금속을 증착하는 단계를 포함한다. 실시예들에서, 제1 타입의 제1 금속은 루테늄, 텅스텐, 코발트, 알루미늄, 또는 이들의 조합들 중 하나이다. 실시예들에서, 방법들은 비아와 연통하는 트렌치를 형성하는 단계를 포함한다. 실시예들에서, 방법들은 트렌치 내에 그리고 전도성 표면의 노출된 부분의 정상에 배리어 층을 증착하는 단계를 포함한다. 실시예들에서, 방법들은 배리어 층의 정상에 라이너 층을 증착하는 단계를 포함한다. 실시예들에서, 방법들은 제1 타입의 제1 금속과 상이한 제2 금속으로 트렌치를 충전하는 단계를 포함한다. 실시예들에서, 방법들은 제2 금속의 정상에 캡핑 층을 추가하는 단계를 포함한다.
[0048] 이제 도 5를 참조하면, 일부 실시예들에서, 본 개시내용은 상호연결부를 형성하는 방법(500)을 포함하며, 그 방법은 블록(502)에서, 전도성 표면을 노출시키기 위해, 기판 상에 배치된 하드 마스크 및 유전체 층을 포함하는 막 스택에 비아 및 트렌치를 형성하는 단계를 포함한다. 블록(504)에서의 방법(500)은 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계를 포함한다. 블록(506)에서의 방법(500)은 하드 마스크를 제거하는 단계를 포함한다. 블록(508)에서의 방법(500)은 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 플라즈마를 적용하는 단계를 포함한다. 블록(510)에서의 방법(500)은 비아에 제1 타입의 제1 금속을 증착하는 단계를 포함한다. 블록(512)에서의 방법(500)은 트렌치의 노출된 표면들 및 제1 금속 상에 배리어 층을 증착하는 단계를 포함한다. 블록(514)에서의 방법(500)은 배리어 층 상에 라이너 층을 증착하는 단계를 포함한다. 블록(516)에서의 방법(500)은 제1 금속과 상이한 제2 금속으로 트렌치를 충전하는 단계를 포함한다. 실시예들에서, 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 하드 마스크를 제거하기 전에 발생한다. 실시예들에서, 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 하드 마스크를 제거하기 전에 발생하며, 여기서 하드 마스크를 제거하는 단계는 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 플라즈마를 적용하기 전에 발생한다. 실시예들에서, 제1 타입의 제1 금속은 루테늄, 텅스텐, 코발트, 알루미늄, 또는 이들의 조합들 중 하나이다. 실시예들에서, 배리어 층은 TiN 또는 TaN을 포함한다. 실시예들에서, 라이너 층은 코발트를 포함한다. 실시예들에서, 제2 금속은 구리이다. 실시예들에서, 제2 금속의 정상에 캡핑 층이 배치된다.
[0049] 실시예들에서, 본 개시내용은 상호연결부를 형성하는 방법을 포함하며, 그 방법은 순차적으로, (1) 로우-k 유전체 층을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계; (2) 전도성 표면으로부터 오염물들을 제거하기 위해 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계; (3) 이를테면 습식 에칭을 적용함으로써, 로우-k 유전체 층의 정상에 배치된 하드 마스크를 제거하는 단계; 및 (4) 전도성 표면의 노출된 부분을 형성하기 위해 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함한다.
[0050] 전술한 것이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들은 본 개시내용들의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (20)

  1. 상호연결부를 형성하는 방법으로서,
    로우-k 유전체 층(low-k dielectric layer)을 관통하여 비아를 형성하고 전도성 표면을 노출시키기 위해 상기 로우-k 유전체 층의 정상에 배치된 하드 마스크를 관통하여 에칭하는 단계;
    상기 전도성 표면으로부터 오염물들을 제거하기 위해 상기 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계;
    상기 로우-k 유전체 층의 정상에 배치된 상기 하드 마스크를 제거하는 단계; 및
    상기 전도성 표면의 노출된 부분을 형성하기 위해 상기 전도성 표면에 원격 수소 플라즈마를 적용하는 단계를 포함하는, 상호연결부를 형성하는 방법.
  2. 제1항에 있어서,
    상기 전도성 표면으로부터 오염물들을 제거하기 위해 상기 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 상기 로우-k 유전체 층의 정상에 배치된 상기 하드 마스크를 제거하기 전에 수행되는, 상호연결부를 형성하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 로우-k 유전체 층의 정상에 배치된 상기 하드 마스크를 제거하는 단계는 상기 전도성 표면의 노출된 부분을 형성하기 위해 상기 전도성 표면에 원격 수소 플라즈마를 적용하기 전에 수행되는, 상호연결부를 형성하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 희석된 플루오르화 수소산은 100 내지 1000:1 DHF 용액인, 상호연결부를 형성하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 비아에 제1 타입의 제1 금속을 증착하는, 상호연결부를 형성하는 방법.
  6. 제5항에 있어서,
    상기 제1 타입의 제1 금속은 루테늄, 텅스텐, 코발트, 알루미늄, 또는 이들의 조합들 중 하나인, 상호연결부를 형성하는 방법.
  7. 제5항에 있어서,
    상기 비아와 연통하는 트렌치를 형성하는 단계를 더 포함하는, 상호연결부를 형성하는 방법.
  8. 제7항에 있어서,
    상기 트렌치 내에 그리고 상기 전도성 표면의 노출된 부분의 정상에 배리어 층을 증착하는 단계를 더 포함하는, 상호연결부를 형성하는 방법.
  9. 제8항에 있어서,
    상기 배리어 층의 정상에 라이너 층(liner layer)을 증착하는 단계를 더 포함하는, 상호연결부를 형성하는 방법.
  10. 제9항에 있어서,
    상기 제1 타입의 제1 금속과 상이한 제2 금속으로 상기 트렌치를 충전하는 단계를 더 포함하는, 상호연결부를 형성하는 방법.
  11. 제10항에 있어서,
    상기 제2 금속의 정상에 캡핑 층을 추가하는 단계를 더 포함하는, 상호연결부를 형성하는 방법.
  12. 상호연결부를 형성하는 방법으로서,
    전도성 표면을 노출시키기 위해, 기판 상에 배치된 하드 마스크 및 유전체 층을 포함하는 막 스택에 비아 및 트렌치를 형성하는 단계;
    상기 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계;
    상기 하드 마스크를 제거하는 단계;
    상기 전도성 표면의 노출된 부분을 형성하기 위해 상기 전도성 표면에 원격 플라즈마를 적용하는 단계;
    상기 비아에 제1 타입의 제1 금속을 증착하는 단계;
    상기 트렌치의 노출된 표면들 및 상기 제1 금속 상에 배리어 층을 증착하는 단계;
    상기 배리어 층 상에 라이너 층을 증착하는 단계; 및
    상기 제1 금속과 상이한 제2 금속으로 상기 트렌치를 충전하는 단계를 포함하는, 상호연결부를 형성하는 방법.
  13. 제12항에 있어서,
    상기 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 상기 하드 마스크를 제거하기 전에 발생하는, 상호연결부를 형성하는 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 전도성 표면을 희석된 플루오르화 수소산과 접촉시키는 단계는 상기 하드 마스크를 제거하기 전에 발생하며,
    상기 하드 마스크를 제거하는 단계는 상기 전도성 표면의 노출된 부분을 형성하기 위해 상기 전도성 표면에 원격 플라즈마를 적용하기 전에 발생하는, 상호연결부를 형성하는 방법.
  15. 제12항 또는 제13항에 있어서,
    상기 제1 타입의 제1 금속은 루테늄, 텅스텐, 코발트, 알루미늄, 또는 이들의 조합들 중 하나인, 상호연결부를 형성하는 방법.
  16. 제12항 또는 제13항에 있어서,
    상기 배리어 층은 TiN 또는 TaN을 포함하는, 상호연결부를 형성하는 방법.
  17. 제12항 또는 제13항에 있어서,
    상기 라이너 층은 코발트를 포함하는, 상호연결부를 형성하는 방법.
  18. 제12항 또는 제13항에 있어서,
    상기 제2 금속은 구리인, 상호연결부를 형성하는 방법.
  19. 제12항 또는 제13항에 있어서,
    상기 제2 금속의 정상에 캡핑 층이 배치되는, 상호연결부를 형성하는 방법.
  20. 명령들이 저장된 비-일시적인 컴퓨터 판독가능 매체로서,
    상기 명령들은, 실행될 때, 상호연결부를 형성하는 제1항 내지 제19항 중 어느 한 항의 방법이 수행되게 하는, 비-일시적인 컴퓨터 판독가능 매체.
KR1020227000348A 2019-06-07 2020-05-20 선택적 금속 비아 충전을 위한 프로세스 통합 접근법 KR20220004790A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/435,121 US11164780B2 (en) 2019-06-07 2019-06-07 Process integration approach for selective metal via fill
US16/435,121 2019-06-07
PCT/US2020/033757 WO2020247176A1 (en) 2019-06-07 2020-05-20 Process integration approach for selective metal via fill

Publications (1)

Publication Number Publication Date
KR20220004790A true KR20220004790A (ko) 2022-01-11

Family

ID=73651599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227000348A KR20220004790A (ko) 2019-06-07 2020-05-20 선택적 금속 비아 충전을 위한 프로세스 통합 접근법

Country Status (7)

Country Link
US (1) US11164780B2 (ko)
EP (1) EP3981022A4 (ko)
JP (1) JP7343619B2 (ko)
KR (1) KR20220004790A (ko)
CN (1) CN114270495A (ko)
TW (1) TW202103242A (ko)
WO (1) WO2020247176A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404313B2 (en) * 2017-04-26 2022-08-02 Applied Materials, Inc. Selective tungsten deposition at low temperatures
US11024537B2 (en) * 2019-08-09 2021-06-01 Applied Materials, Inc. Methods and apparatus for hybrid feature metallization
US11961735B2 (en) * 2021-06-04 2024-04-16 Tokyo Electron Limited Cyclic plasma processing
US20230090755A1 (en) * 2021-09-21 2023-03-23 International Business Machines Corporation Beol tip-to-tip shorting and time dependent dielectric breakdown
WO2024086295A1 (en) * 2022-10-21 2024-04-25 Applied Materials, Inc. Ru liner above a barrier layer

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282230B1 (ko) 1999-02-08 2001-02-15 김영환 반도체 장치의 배선 제조 방법
US6967173B2 (en) 2000-11-15 2005-11-22 Texas Instruments Incorporated Hydrogen plasma photoresist strip and polymeric residue cleanup processs for low dielectric constant materials
DE60210770T2 (de) 2001-03-22 2006-08-31 Xsil Technology Ltd. Ein laserbearbeitungssystem und -verfahren
KR100455382B1 (ko) 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
US7320942B2 (en) 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
KR100649418B1 (ko) * 2002-08-22 2006-11-27 다이킨 고교 가부시키가이샤 박리액
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7319071B2 (en) * 2004-01-29 2008-01-15 Micron Technology, Inc. Methods for forming a metallic damascene structure
US7208415B2 (en) 2004-06-30 2007-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma treatment method for electromigration reduction
JP2006154722A (ja) * 2004-10-28 2006-06-15 Daikin Ind Ltd Ｃｕ／ｌｏｗ−ｋ多層配線構造のアッシング残渣の剥離液及び剥離方法
JP2009512194A (ja) 2005-10-05 2009-03-19 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド ポストエッチング残渣を除去するための酸化性水性洗浄剤
US20070082477A1 (en) * 2005-10-06 2007-04-12 Applied Materials, Inc. Integrated circuit fabricating techniques employing sacrificial liners
TW200746268A (en) * 2006-04-11 2007-12-16 Applied Materials Inc Process for forming cobalt-containing materials
US8242016B2 (en) * 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity
US7829454B2 (en) * 2007-09-11 2010-11-09 Tokyo Electron Limited Method for integrating selective ruthenium deposition into manufacturing of a semiconductior device
US8282842B2 (en) 2007-11-29 2012-10-09 United Microelectronics Corp. Cleaning method following opening etch
JP5498808B2 (ja) * 2010-01-28 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8778797B2 (en) 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias
US20120100716A1 (en) 2010-10-20 2012-04-26 Globalfoundries Singapore Pte., Ltd Method to improve reliability (EM and TDDB) with post silylation plasma treatment process for copper damascene structures
US8835326B2 (en) 2012-01-04 2014-09-16 International Business Machines Corporation Titanium-nitride removal
JP5935227B2 (ja) * 2012-02-22 2016-06-15 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
US9171754B2 (en) * 2013-05-24 2015-10-27 Globalfoundries Inc. Method including an etching of a portion of an interlayer dielectric in a semiconductor structure, a degas process and a preclean process
TWI683889B (zh) 2013-07-31 2020-02-01 美商恩特葛瑞斯股份有限公司 用於移除金屬硬遮罩及蝕刻後殘餘物之具有Ｃｕ／Ｗ相容性的水性配方
US9123785B1 (en) 2014-03-10 2015-09-01 Intermolecular, Inc. Method to etch Cu/Ta/TaN selectively using dilute aqueous HF/HCI solution
JP6493396B2 (ja) 2014-05-02 2019-04-03 三菱瓦斯化学株式会社 半導体素子の洗浄液及び洗浄方法
US9583386B2 (en) * 2014-10-25 2017-02-28 Lam Research Corporation Interlevel conductor pre-fill utilizing selective barrier deposition
CN107004597A (zh) 2014-12-23 2017-08-01 英特尔公司 解耦过孔填充
CN106373919B (zh) * 2015-07-20 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9721887B2 (en) 2015-08-19 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd Method of forming metal interconnection
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US10014213B2 (en) 2015-10-15 2018-07-03 Tokyo Electron Limited Selective bottom-up metal feature filling for interconnects
US9768063B1 (en) * 2016-06-30 2017-09-19 Lam Research Corporation Dual damascene fill
US10256144B2 (en) 2017-04-26 2019-04-09 Applied Materials, Inc. Process integration approach of selective tungsten via fill

Also Published As

Publication number Publication date
US11164780B2 (en) 2021-11-02
EP3981022A1 (en) 2022-04-13
US20200388533A1 (en) 2020-12-10
CN114270495A (zh) 2022-04-01
WO2020247176A1 (en) 2020-12-10
EP3981022A4 (en) 2023-07-12
JP7343619B2 (ja) 2023-09-12
TW202103242A (zh) 2021-01-16
JP2022535444A (ja) 2022-08-08

Similar Documents

Publication Publication Date Title
US11164780B2 (en) Process integration approach for selective metal via fill
US10096516B1 (en) Method of forming a barrier layer for through via applications
US8747960B2 (en) Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
US10727119B2 (en) Process integration approach of selective tungsten via fill
US8771804B2 (en) Processes and systems for engineering a copper surface for selective metal deposition
US8241701B2 (en) Processes and systems for engineering a barrier surface for copper deposition
US9748105B2 (en) Tungsten deposition with tungsten hexafluoride (WF6) etchback
US9685371B2 (en) Method of enabling seamless cobalt gap-fill
US7875519B2 (en) Metal gate structure and method of manufacturing same
JP5820870B2 (ja) 金属堆積のために基板表面を調整する方法および統合システム
KR101956347B1 (ko) 콘택 세정을 위한 방법들
US11967525B2 (en) Selective tungsten deposition at low temperatures
KR101506352B1 (ko) 금속 증착을 위해 기판 표면을 가공하는 프로세스 및 통합 시스템
US7144808B1 (en) Integration flow to prevent delamination from copper
KR102118580B1 (ko) 루테늄 필름들의 화학 기상 증착 (cvd) 및 그 용도들
WO2022006225A1 (en) Selective tungsten deposition at low temperatures
KR100698742B1 (ko) 반도체 소자 제조방법
TW202348825A (zh) 用於選擇性金屬沉積的選擇性抑制

Legal Events

Date Code Title Description
E902 Notification of reason for refusal