JPH08288240A - チタンシリサイド薄膜の形成方法 - Google Patents
チタンシリサイド薄膜の形成方法Info
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- JPH08288240A JPH08288240A JP9207395A JP9207395A JPH08288240A JP H08288240 A JPH08288240 A JP H08288240A JP 9207395 A JP9207395 A JP 9207395A JP 9207395 A JP9207395 A JP 9207395A JP H08288240 A JPH08288240 A JP H08288240A
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Abstract
(57)【要約】
【構成】 単結晶Ｓｉ基板１もしくは多結晶Ｓｉ１上に
Ｔｉ２を島状成長させた後、熱アニール処理を施してＣ
４９構造のチタンシリサイド微結晶を形成し、更に熱ア
ニール処理を施すことによりＣ５４構造のチタンシリサ
イド微結晶４を形成し、この上にチタン薄膜５を形成し
てこれをシリサイド化することを特徴とするチタンシリ
サイド薄膜６の形成方法。 【効果】 線幅にかかわらずＣ４９−Ｃ５４相転移が効
率良く行われ、良好な電気的特性を有するチタンシリサ
イド薄膜６を形成することができる。
Ｔｉ２を島状成長させた後、熱アニール処理を施してＣ
４９構造のチタンシリサイド微結晶を形成し、更に熱ア
ニール処理を施すことによりＣ５４構造のチタンシリサ
イド微結晶４を形成し、この上にチタン薄膜５を形成し
てこれをシリサイド化することを特徴とするチタンシリ
サイド薄膜６の形成方法。 【効果】 線幅にかかわらずＣ４９−Ｃ５４相転移が効
率良く行われ、良好な電気的特性を有するチタンシリサ
イド薄膜６を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明はチタンシリサイド薄膜の
形成方法に関し、より詳細にはシリコン半導体集積回路
（ＬＳＩ）の電極材料に用いられるチタンシリサイド薄
膜の形成方法に関する。
形成方法に関し、より詳細にはシリコン半導体集積回路
（ＬＳＩ）の電極材料に用いられるチタンシリサイド薄
膜の形成方法に関する。
【０００２】
【従来の技術】シリコン半導体集積回路（ＬＳＩ：Larg
e Scale Integration ）の一つである論理ＬＳＩでは、
高速化や低消費電力化を目的として素子の微細化が進め
られている。微細化に伴う素子の幾何学的形状や電気的
特性の変化は「スケーリング則」に従う（G.Baccarani
et al. :IEEE Trans. on Electron Devices ED-31,(198
4)452,R.H.Dennard et al .:IEEE J.Solid-State Circu
its, Oct.(1974)256）。すなわち、ＬＳＩを構成する最
も代表的な素子であるＭＯＳＦＥＴ(Metal OxideSemico
nductor Field Effect Transistor）を例にとって説明
すると、デバイス３次元寸法を１／κとしたときに基板
ドープ濃度をκ倍にすれば、ゲート遅延時間（τ）は１
／κに消費電力（ＶＩ）は１／κ2 に改善されることが
予想される。しかしながら実際には、配線部において接
触抵抗（Ｒｃ）がκ2 倍になり、配線抵抗（Ｒ）はκ倍
になるため、ＲＣ遅延が増大し、素子の動作速度が遅く
なるという問題が生じる（S.P.Murarka:"Silicides for
VLSI Applications",(p2-p14, Academic Press(1983),
S.M.Sze:" 半導体デバイス”、南日、川辺、長谷川訳
（１９８７）ｐ３９４）。このようなＲＣ遅延の増大は
配線材料として使用されているＡｌや多結晶Ｓｉの配線
抵抗（Ｒ）およびソース／ドレイン拡散層との接触抵抗
（Ｒｃ）の増加が主な原因である。
e Scale Integration ）の一つである論理ＬＳＩでは、
高速化や低消費電力化を目的として素子の微細化が進め
られている。微細化に伴う素子の幾何学的形状や電気的
特性の変化は「スケーリング則」に従う（G.Baccarani
et al. :IEEE Trans. on Electron Devices ED-31,(198
4)452,R.H.Dennard et al .:IEEE J.Solid-State Circu
its, Oct.(1974)256）。すなわち、ＬＳＩを構成する最
も代表的な素子であるＭＯＳＦＥＴ(Metal OxideSemico
nductor Field Effect Transistor）を例にとって説明
すると、デバイス３次元寸法を１／κとしたときに基板
ドープ濃度をκ倍にすれば、ゲート遅延時間（τ）は１
／κに消費電力（ＶＩ）は１／κ2 に改善されることが
予想される。しかしながら実際には、配線部において接
触抵抗（Ｒｃ）がκ2 倍になり、配線抵抗（Ｒ）はκ倍
になるため、ＲＣ遅延が増大し、素子の動作速度が遅く
なるという問題が生じる（S.P.Murarka:"Silicides for
VLSI Applications",(p2-p14, Academic Press(1983),
S.M.Sze:" 半導体デバイス”、南日、川辺、長谷川訳
（１９８７）ｐ３９４）。このようなＲＣ遅延の増大は
配線材料として使用されているＡｌや多結晶Ｓｉの配線
抵抗（Ｒ）およびソース／ドレイン拡散層との接触抵抗
（Ｒｃ）の増加が主な原因である。
【０００３】このようなＲＣ遅延の問題を解決するため
に、ゲート電極やソース／ドレイン電極に金属シリサイ
ドを用いる、いわゆる「シリサイド化技術」が盛んに研
究されている（S.P.Murarka:"Silicides for VLSI Appl
ications", (p2-p14, Academic Press(1983), S.M.Sz
e:"半導体デバイス”、南日、川辺、長谷川訳（１９８
７）ｐ３９４）。電極材料の条件としては、（１）抵抗
率（Ｒ）が小さいこと。（２）ソース・ドレイン拡散層
との接触抵抗（Ｒｃ）が小さいこと。（３）電極形成後
に行われるドーパント活性化や層間絶縁膜平坦化のため
の熱処理時において電気的特性などが劣化しないことな
どが挙げられるが、このような条件を満たす金属シリサ
イド材料として高融点金属（ＩＶ−Ａ、Ｖ−Ａ、ＶＩ−
Ａ族）シリサイド及びＶIII −Ａ族金属シリサイドが挙
げられる。中でもチタンシリサイド（ＴｉＳｉ2 ）は、
低抵抗、高い耐熱温度など多くの優れた点を有してお
り、電極材料として最も適していると言われている（K.
Maex: Materials science andEngineering, R11(1993)5
3）。
に、ゲート電極やソース／ドレイン電極に金属シリサイ
ドを用いる、いわゆる「シリサイド化技術」が盛んに研
究されている（S.P.Murarka:"Silicides for VLSI Appl
ications", (p2-p14, Academic Press(1983), S.M.Sz
e:"半導体デバイス”、南日、川辺、長谷川訳（１９８
７）ｐ３９４）。電極材料の条件としては、（１）抵抗
率（Ｒ）が小さいこと。（２）ソース・ドレイン拡散層
との接触抵抗（Ｒｃ）が小さいこと。（３）電極形成後
に行われるドーパント活性化や層間絶縁膜平坦化のため
の熱処理時において電気的特性などが劣化しないことな
どが挙げられるが、このような条件を満たす金属シリサ
イド材料として高融点金属（ＩＶ−Ａ、Ｖ−Ａ、ＶＩ−
Ａ族）シリサイド及びＶIII −Ａ族金属シリサイドが挙
げられる。中でもチタンシリサイド（ＴｉＳｉ2 ）は、
低抵抗、高い耐熱温度など多くの優れた点を有してお
り、電極材料として最も適していると言われている（K.
Maex: Materials science andEngineering, R11(1993)5
3）。
【０００４】図４はＴｉＳｉ2 薄膜の一般的な形成工程
を示した模式的断面図であり、図中１はＳｉ基板もしく
は多結晶Ｓｉを示している。まず、スパッタリング法な
どによってＳｉ基板１もしくは多結晶Ｓｉ１上にＴｉ薄
膜５を形成する。（図４（ａ））。その後、熱アニール
処理を施すことによってシリサイド化する（図４
（ｂ））。この時形成されたＴｉＳｉ2 中にはＣ４９構
造のＴｉＳｉ2 相４３及びＣ５４構造のＴｉＳｉ2 相４
６が混在している。
を示した模式的断面図であり、図中１はＳｉ基板もしく
は多結晶Ｓｉを示している。まず、スパッタリング法な
どによってＳｉ基板１もしくは多結晶Ｓｉ１上にＴｉ薄
膜５を形成する。（図４（ａ））。その後、熱アニール
処理を施すことによってシリサイド化する（図４
（ｂ））。この時形成されたＴｉＳｉ2 中にはＣ４９構
造のＴｉＳｉ2 相４３及びＣ５４構造のＴｉＳｉ2 相４
６が混在している。
【０００５】Ｓｉ基板１上に形成されるＴｉＳｉ2 は通
常ソース／ドレイン電極を構成し、多結晶Ｓｉ１上に形
成されるＴｉＳｉ2 はゲート電極を構成する。熱アニー
ル処理によるＴｉＳｉ2 の前記形成過程においては、
（１）ＳｉのＴｉ薄膜５中への拡散、（２）Ｃ４９構造
のＴｉＳｉ2 相４３の形成、（３）Ｃ５４構造のＴｉＳ
ｉ2 相４６の形成という順序で進行する（J.C.Hensel e
t al.: Appl. Phys. Lett. ５１(14)(1987)1100）。こ
こでＣ５４構造のＴｉＳｉ2 相（以下、単にＣ５４相と
記す）４６の抵抗率（〜１５μΩ−ｃｍ）はＣ４９構造
のＴｉＳｉ2 相（以下、単にＣ４９相と記す）４３の抵
抗率（〜１００μΩ−ｃｍ）よりも１桁小さいので、シ
リサイド化においてはＣ５４相４６への相転移を効率よ
く進める必要がある。
常ソース／ドレイン電極を構成し、多結晶Ｓｉ１上に形
成されるＴｉＳｉ2 はゲート電極を構成する。熱アニー
ル処理によるＴｉＳｉ2 の前記形成過程においては、
（１）ＳｉのＴｉ薄膜５中への拡散、（２）Ｃ４９構造
のＴｉＳｉ2 相４３の形成、（３）Ｃ５４構造のＴｉＳ
ｉ2 相４６の形成という順序で進行する（J.C.Hensel e
t al.: Appl. Phys. Lett. ５１(14)(1987)1100）。こ
こでＣ５４構造のＴｉＳｉ2 相（以下、単にＣ５４相と
記す）４６の抵抗率（〜１５μΩ−ｃｍ）はＣ４９構造
のＴｉＳｉ2 相（以下、単にＣ４９相と記す）４３の抵
抗率（〜１００μΩ−ｃｍ）よりも１桁小さいので、シ
リサイド化においてはＣ５４相４６への相転移を効率よ
く進める必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、素子の
微細化に伴う配線幅の減少によりＣ４９相４３からＣ５
４相４６への転移が抑制され、抵抗率が増加するという
問題が生じている（日経マイクロデバイス、１９９４、
６、ｐ５２）。このような相転移抑制のメカニズムにつ
いては不明な点が多いが、現段階では、Ｃ４９相４３の
ＴｉＳｉ2 に１０10ｄｙｎｅ／ｃｍ2 程度の圧縮応力が
発生していること、また、Ｃ４９相４３のＴｉＳｉ2 の
結晶粒径が〜０．１μｍと大きいことなどが相転移抑制
の原因と考えられている。
微細化に伴う配線幅の減少によりＣ４９相４３からＣ５
４相４６への転移が抑制され、抵抗率が増加するという
問題が生じている（日経マイクロデバイス、１９９４、
６、ｐ５２）。このような相転移抑制のメカニズムにつ
いては不明な点が多いが、現段階では、Ｃ４９相４３の
ＴｉＳｉ2 に１０10ｄｙｎｅ／ｃｍ2 程度の圧縮応力が
発生していること、また、Ｃ４９相４３のＴｉＳｉ2 の
結晶粒径が〜０．１μｍと大きいことなどが相転移抑制
の原因と考えられている。
【０００７】本発明はこのような課題に鑑み発明された
ものであって、微細化された配線においても効率的にＣ
５４相４６を形成し得るチタンシリサイド薄膜の形成方
法を提供することを目的としている。
ものであって、微細化された配線においても効率的にＣ
５４相４６を形成し得るチタンシリサイド薄膜の形成方
法を提供することを目的としている。
【０００８】
【課題を解決するための手段】課題を解決するための基
本的な知見を以下に示す。
本的な知見を以下に示す。
【０００９】（１）一般に二つの相が存在する場合、生
成エンタルピーが小さい相の方が現れ易い。しかしなが
ら、ＴｉＳｉ2 の場合には、Ｃ４９相とＣ５４相の生成
エンタルピーにほとんど差がないことから、相転移の駆
動力は前記生成エンタルピーの差でなく、「結晶粒の表
面エネルギーの差」に大きく依存すると考えられてい
る。Houtumらによれば、Ｃ４９相からＣ５４相への転移
（以下、Ｃ４９−Ｃ５４相転移と記す）温度は、Ｃ４９
相の結晶粒径が小さいほど低くなると報告されている
（H.J.W.van Houtum et al.: J Appl. Phys.６１(1987)
p3116 ）。
成エンタルピーが小さい相の方が現れ易い。しかしなが
ら、ＴｉＳｉ2 の場合には、Ｃ４９相とＣ５４相の生成
エンタルピーにほとんど差がないことから、相転移の駆
動力は前記生成エンタルピーの差でなく、「結晶粒の表
面エネルギーの差」に大きく依存すると考えられてい
る。Houtumらによれば、Ｃ４９相からＣ５４相への転移
（以下、Ｃ４９−Ｃ５４相転移と記す）温度は、Ｃ４９
相の結晶粒径が小さいほど低くなると報告されている
（H.J.W.van Houtum et al.: J Appl. Phys.６１(1987)
p3116 ）。
【００１０】（２）微結晶を形成する方法の一つに、薄
膜成長初期の島状成長、すなわちVolmer-Weber（ＶＭ）
成長様式を利用させる方法がある（日本学術振興会１３
１委員会編：薄膜ハンドブックｐ６４、ｐ７６オーム社
（１９８３））。形成される微結晶の大きさや密度は、
成長速度や基板温度などに大きく依存し、一般に成長速
度が大きく基板温度が低いほど粒径が小さく密度の高い
微結晶が形成されると言われている。Ｓｉ上のＴｉ薄膜
成長の場合、５５０℃以下でＶＭ成長することが報告さ
れている（K.H.Kim et al.: J Appl. Phys. 71(1992)38
12))。また、層状成長してもＴｉ／Ｓｉの系では６５０
℃以上の熱アニール処理によって凝集反応が起こり、Ｔ
ｉ微結晶が形成される。このようなＴｉ微結晶に熱アニ
ール処理を施すと、まずＣ４９構造のＴｉＳｉ2 微結晶
が形成され、次にこれがＣ５４構造に相転移しＣ５４構
造のＴｉＳｉ2 微結晶が形成される。
膜成長初期の島状成長、すなわちVolmer-Weber（ＶＭ）
成長様式を利用させる方法がある（日本学術振興会１３
１委員会編：薄膜ハンドブックｐ６４、ｐ７６オーム社
（１９８３））。形成される微結晶の大きさや密度は、
成長速度や基板温度などに大きく依存し、一般に成長速
度が大きく基板温度が低いほど粒径が小さく密度の高い
微結晶が形成されると言われている。Ｓｉ上のＴｉ薄膜
成長の場合、５５０℃以下でＶＭ成長することが報告さ
れている（K.H.Kim et al.: J Appl. Phys. 71(1992)38
12))。また、層状成長してもＴｉ／Ｓｉの系では６５０
℃以上の熱アニール処理によって凝集反応が起こり、Ｔ
ｉ微結晶が形成される。このようなＴｉ微結晶に熱アニ
ール処理を施すと、まずＣ４９構造のＴｉＳｉ2 微結晶
が形成され、次にこれがＣ５４構造に相転移しＣ５４構
造のＴｉＳｉ2 微結晶が形成される。
【００１１】（３）一般に島状成長した結晶粒は、薄膜
成長はもちろんのこと固相成長でもこの微結晶粒を核と
して成長していく。ＴｉＳｉ2 のシリサイド化過程にお
いてもＣ５４相微結晶が形成されると、これを核として
Ｃ５４相薄膜が形成されると考えられる。
成長はもちろんのこと固相成長でもこの微結晶粒を核と
して成長していく。ＴｉＳｉ2 のシリサイド化過程にお
いてもＣ５４相微結晶が形成されると、これを核として
Ｃ５４相薄膜が形成されると考えられる。
【００１２】本発明者は上記３項目を考慮することによ
って、本発明を完成するに至ったものであり、本発明に
係るチタンシリサイド薄膜の形成方法においては、単結
晶Ｓｉ基板もしくは多結晶Ｓｉ上にＴｉを島状成長させ
た後、熱アニール処理を施してＣ４９構造のチタンシリ
サイド微結晶を形成し、更に熱アニール処理を施すこと
によりＣ５４構造のチタンシリサイド微結晶を形成し、
この上にチタン薄膜を形成してこれをシリサイド化する
ことを特徴としている。
って、本発明を完成するに至ったものであり、本発明に
係るチタンシリサイド薄膜の形成方法においては、単結
晶Ｓｉ基板もしくは多結晶Ｓｉ上にＴｉを島状成長させ
た後、熱アニール処理を施してＣ４９構造のチタンシリ
サイド微結晶を形成し、更に熱アニール処理を施すこと
によりＣ５４構造のチタンシリサイド微結晶を形成し、
この上にチタン薄膜を形成してこれをシリサイド化する
ことを特徴としている。
【００１３】
【作用】本発明に係るチタンシリサイド薄膜の形成方法
によれば、単結晶Ｓｉ基板もしくは多結晶Ｓｉ上にＴｉ
を島状成長させた後、熱アニール処理を施してこれをシ
リサイド化し、更に熱アニール処理を施すことによりＣ
５４構造のチタンシリサイド微結晶を形成するので、ま
ず初めに形成されたＣ４９構造のＴｉＳｉ2 微結晶の結
晶粒径は小さく、また応力も小さい。したがって、Ｔｉ
薄膜を直接シリサイド化する場合に比べて、より低温で
Ｃ５４構造のＴｉＳｉ2 微結晶に相転移させ得る。次に
この上にチタン薄膜を形成してこれをシリサイド化する
ので、Ｃ５４相の微結晶ＴｉＳｉ2 を核としてシリサイ
ド化が進行するので、Ｔｉ膜を直接シリサイド化する場
合に比べて低温でＣ５４相の薄膜が形成される。ここ
で、成長はドーパントの再分布が起こらないような低温
で行う。
によれば、単結晶Ｓｉ基板もしくは多結晶Ｓｉ上にＴｉ
を島状成長させた後、熱アニール処理を施してこれをシ
リサイド化し、更に熱アニール処理を施すことによりＣ
５４構造のチタンシリサイド微結晶を形成するので、ま
ず初めに形成されたＣ４９構造のＴｉＳｉ2 微結晶の結
晶粒径は小さく、また応力も小さい。したがって、Ｔｉ
薄膜を直接シリサイド化する場合に比べて、より低温で
Ｃ５４構造のＴｉＳｉ2 微結晶に相転移させ得る。次に
この上にチタン薄膜を形成してこれをシリサイド化する
ので、Ｃ５４相の微結晶ＴｉＳｉ2 を核としてシリサイ
ド化が進行するので、Ｔｉ膜を直接シリサイド化する場
合に比べて低温でＣ５４相の薄膜が形成される。ここ
で、成長はドーパントの再分布が起こらないような低温
で行う。
【００１４】このようなＴｉＳｉ2 薄膜の形成工程を用
いれば、素子が微細化されても低抵抗相であるＣ５４相
ＴｉＳｉ2 薄膜を効率よく形成し得る。
いれば、素子が微細化されても低抵抗相であるＣ５４相
ＴｉＳｉ2 薄膜を効率よく形成し得る。
【００１５】
【実施例及び比較例】以下、本発明に係るチタンシリサ
イド薄膜の形成方法を実施例に基づいて説明する。
イド薄膜の形成方法を実施例に基づいて説明する。
【００１６】図１は実施例に係るチタンシリサイド薄膜
の形成方法を工程順に示した模式的断面図である。
の形成方法を工程順に示した模式的断面図である。
【００１７】まず、Ｓｉ基板１上にＴｉ２を島状成長さ
せる（図１（ａ））。Ｓｉ基板１表面でのＴｉ原子の表
面マイグレーションが十分行われる必要があることを考
慮すると、この時の温度は５５０〜６５０℃が適当であ
る。次にこれに高温の熱アニール処理を施すことにより
Ｃ４９構造のＴｉＳｉ2 微結晶３を形成する（図１
（ｂ））。前記アニール温度としては、Ｔｉ薄膜のシリ
サイド化によるＣ４９構造のＴｉＳｉ2 層が６００〜６
５０℃で形成されることを考慮すると、ほぼ同程度の温
度６００〜６５０℃が適当である。
せる（図１（ａ））。Ｓｉ基板１表面でのＴｉ原子の表
面マイグレーションが十分行われる必要があることを考
慮すると、この時の温度は５５０〜６５０℃が適当であ
る。次にこれに高温の熱アニール処理を施すことにより
Ｃ４９構造のＴｉＳｉ2 微結晶３を形成する（図１
（ｂ））。前記アニール温度としては、Ｔｉ薄膜のシリ
サイド化によるＣ４９構造のＴｉＳｉ2 層が６００〜６
５０℃で形成されることを考慮すると、ほぼ同程度の温
度６００〜６５０℃が適当である。
【００１８】さらに熱アニール処理を進め、Ｃ４９構造
からＣ５４構造に相転移させ、Ｃ５４構造のＴｉＳｉ2
の微結晶４を形成する（図１（ｃ））。この時の温度と
しては薄膜におけるＣ４９−Ｃ５４相転移温度が６５０
〜７５０℃であることを考慮すると、ほぼ同程度の６５
０〜７５０℃が適当である。
からＣ５４構造に相転移させ、Ｃ５４構造のＴｉＳｉ2
の微結晶４を形成する（図１（ｃ））。この時の温度と
しては薄膜におけるＣ４９−Ｃ５４相転移温度が６５０
〜７５０℃であることを考慮すると、ほぼ同程度の６５
０〜７５０℃が適当である。
【００１９】続いてこの上にＴｉ薄膜５を形成する（図
１（ｄ））。Ｔｉ薄膜５形成のためには表面モフォロジ
ーが平坦なＴｉ薄膜を形成するために、なるべく低温で
あることが望ましく、室温〜３００℃が適当である。
１（ｄ））。Ｔｉ薄膜５形成のためには表面モフォロジ
ーが平坦なＴｉ薄膜を形成するために、なるべく低温で
あることが望ましく、室温〜３００℃が適当である。
【００２０】最後にこれをシリサイド化することによっ
てＣ５４構造ＴｉＳｉ2 微結晶４を核としてＣ５４構造
ＴｉＳｉ2 層（ＴｉＳｉ2 薄膜）６を形成する（図１
（ｅ））。この時の温度はＣ５４構造ＴｉＳｉ2 微結晶
４の形成の場合と同様、６００〜６５０℃が適当であ
る。
てＣ５４構造ＴｉＳｉ2 微結晶４を核としてＣ５４構造
ＴｉＳｉ2 層（ＴｉＳｉ2 薄膜）６を形成する（図１
（ｅ））。この時の温度はＣ５４構造ＴｉＳｉ2 微結晶
４の形成の場合と同様、６００〜６５０℃が適当であ
る。
【００２１】次に上記した実施例に係る方法を応用して
０．２〜０．８μｍの線幅のＴｉＳｉ2 細線を形成し、
相転移割合及びシート抵抗の線幅依存性を調べた結果を
以下に説明する。
０．２〜０．８μｍの線幅のＴｉＳｉ2 細線を形成し、
相転移割合及びシート抵抗の線幅依存性を調べた結果を
以下に説明する。
【００２２】まずＲＣＡ洗浄を行ったｎ−Ｓｉ（１０
０）基板（抵抗率１０〜２０Ω・ｃｍ）上に熱酸化膜
（ＳｉＯ2 ）を形成し、その上にＬＰＣＶＤ（Low Pres
sure Chemical Vapor deposition）法によって多結晶Ｓ
ｉ層を形成する。次にリソグラフィ工程により線幅０．
２〜０．８μｍの多結晶Ｓｉのパターンを形成する。こ
の線幅はＭＯＳＦＥＴではゲート長に対応する。Ｔｉ膜
厚はすべて３５ｎｍとし、以下の工程によって形成し
た。
０）基板（抵抗率１０〜２０Ω・ｃｍ）上に熱酸化膜
（ＳｉＯ2 ）を形成し、その上にＬＰＣＶＤ（Low Pres
sure Chemical Vapor deposition）法によって多結晶Ｓ
ｉ層を形成する。次にリソグラフィ工程により線幅０．
２〜０．８μｍの多結晶Ｓｉのパターンを形成する。こ
の線幅はＭＯＳＦＥＴではゲート長に対応する。Ｔｉ膜
厚はすべて３５ｎｍとし、以下の工程によって形成し
た。
【００２３】（１）電子ビーム蒸着法によって、Ｔｉを
２ｎｍの膜厚に相当する量蒸着させる。真空のバックグ
ラウンドは１×１０-10 Ｔｏｒｒ以下、成長速度は０．
２ｎｍ／ｓｅｃとした。またＴｉ蒸発源の純度は６Ｎの
ものを用いた。
２ｎｍの膜厚に相当する量蒸着させる。真空のバックグ
ラウンドは１×１０-10 Ｔｏｒｒ以下、成長速度は０．
２ｎｍ／ｓｅｃとした。またＴｉ蒸発源の純度は６Ｎの
ものを用いた。
【００２４】（２）同一真空槽内で基板温度を７００℃
まで上昇させ、Ｃ５４相のＴｉＳｉ2 微結晶を形成させ
る。このときの結晶構造は反射高速電子線回折法（ＲＨ
ＥＥＤ：Reflection High Energy Electron Diffractio
n ）により同定した。
まで上昇させ、Ｃ５４相のＴｉＳｉ2 微結晶を形成させ
る。このときの結晶構造は反射高速電子線回折法（ＲＨ
ＥＥＤ：Reflection High Energy Electron Diffractio
n ）により同定した。
【００２５】（３）同一の真空槽内で基板温度を３００
℃まで下げ、電子ビーム蒸着法によりＴｉ薄膜を成長さ
せる。成長速度は１ｎｍ／ｓｅｃとした。
℃まで下げ、電子ビーム蒸着法によりＴｉ薄膜を成長さ
せる。成長速度は１ｎｍ／ｓｅｃとした。
【００２６】（４）試料をＲＴＰ（Rapid Thermal Proc
ess ）炉に搬入し、２ステップアニール処理によりシリ
サイド化する。第一ステップの熱アニール処理は７００
℃で３０ｓｅｃ行い、第二ステップのアニール処理は８
５０℃で１０ｓｅｃ行った。
ess ）炉に搬入し、２ステップアニール処理によりシリ
サイド化する。第一ステップの熱アニール処理は７００
℃で３０ｓｅｃ行い、第二ステップのアニール処理は８
５０℃で１０ｓｅｃ行った。
【００２７】図２はこのようにして作製されたＴｉＳｉ
2 の結晶構造をＸ線回折法によって調べた結果を示して
いる。また比較例としてＣ５４相のＴｉＳｉ2 微結晶を
形成せずにＴｉＳｉ2 を形成した場合の結果も示した。
一つの試料について測定点は１０点とした。
2 の結晶構造をＸ線回折法によって調べた結果を示して
いる。また比較例としてＣ５４相のＴｉＳｉ2 微結晶を
形成せずにＴｉＳｉ2 を形成した場合の結果も示した。
一つの試料について測定点は１０点とした。
【００２８】全体のＴｉＳｉ2 に対するＣ５４相のＴｉ
Ｓｉ2 の割合を評価するために次のようなパラメータＺ
を定義した。
Ｓｉ2 の割合を評価するために次のようなパラメータＺ
を定義した。
【００２９】
【数１】
【００３０】ここでＩC54 （３１１）およびＩC49 （１
３１）はそれぞれ、Ｃ５４相の（３１１）面およびＣ４
９相の（１３１）面からのＸ線回折強度を示している。
３１）はそれぞれ、Ｃ５４相の（３１１）面およびＣ４
９相の（１３１）面からのＸ線回折強度を示している。
【００３１】図２から明らかなように、比較例に係る方
法によれば、線幅が０．５μｍ以下である場合はＣ５４
相のＴｉＳｉ2 の割合が減少しているが、実施例ではそ
のような減少は見られず線幅にかかわらずＣ５４相のＴ
ｉＳｉ2 の割合は略一定であった。
法によれば、線幅が０．５μｍ以下である場合はＣ５４
相のＴｉＳｉ2 の割合が減少しているが、実施例ではそ
のような減少は見られず線幅にかかわらずＣ５４相のＴ
ｉＳｉ2 の割合は略一定であった。
【００３２】図３は配線のシート抵抗をケルビン法によ
って測定した結果、すなわちシート抵抗の線幅依存性を
示している。一つの試料について測定点は３０点とし
た。
って測定した結果、すなわちシート抵抗の線幅依存性を
示している。一つの試料について測定点は３０点とし
た。
【００３３】比較例として従来法により形成したＴｉＳ
ｉ2 のシート抵抗も示す。図３から明らかなように、比
較例では線幅が０．３５μｍ以下でシート抵抗の上昇が
見られたが、実施例ではそのような増加は見られず、線
幅にかかわらずシート抵抗は略一定であった。また、実
施例、比較例共にシート抵抗の変化はＣ５４相のＴｉＳ
ｉ2 の割合の変化とよく対応している。
ｉ2 のシート抵抗も示す。図３から明らかなように、比
較例では線幅が０．３５μｍ以下でシート抵抗の上昇が
見られたが、実施例ではそのような増加は見られず、線
幅にかかわらずシート抵抗は略一定であった。また、実
施例、比較例共にシート抵抗の変化はＣ５４相のＴｉＳ
ｉ2 の割合の変化とよく対応している。
【００３４】以上説明したように、実施例に係るチタン
シリサイド薄膜の形成方法によれば線幅にかかわらずＣ
４９−Ｃ５４相転移が効率良く行われ、良好な電気的特
性を有するＴｉＳｉ2 薄膜を形成することができる。
シリサイド薄膜の形成方法によれば線幅にかかわらずＣ
４９−Ｃ５４相転移が効率良く行われ、良好な電気的特
性を有するＴｉＳｉ2 薄膜を形成することができる。
【００３５】
【発明の効果】以上詳述したように、本発明に係るチタ
ンシリサイド薄膜の形成方法によれば、単結晶Ｓｉ基板
もしくは多結晶Ｓｉ上にＴｉを島状成長させた後、熱ア
ニール処理を施してこれをシリサイド化し、更に熱アニ
ール処理を施すことによりＣ５４構造のチタンシリサイ
ド微結晶を形成し、この上にチタン薄膜を形成してこれ
をシリサイド化するので、線幅にかかわらずＣ４９−Ｃ
５４相転移が効率良く行われ、良好な電気的特性を有す
るチタンシリサイド薄膜を形成することができる。
ンシリサイド薄膜の形成方法によれば、単結晶Ｓｉ基板
もしくは多結晶Ｓｉ上にＴｉを島状成長させた後、熱ア
ニール処理を施してこれをシリサイド化し、更に熱アニ
ール処理を施すことによりＣ５４構造のチタンシリサイ
ド微結晶を形成し、この上にチタン薄膜を形成してこれ
をシリサイド化するので、線幅にかかわらずＣ４９−Ｃ
５４相転移が効率良く行われ、良好な電気的特性を有す
るチタンシリサイド薄膜を形成することができる。
【図１】本発明の実施例に係るチタンシリサイド薄膜の
形成方法を工程順に示した模式的断面図である。
形成方法を工程順に示した模式的断面図である。
【図２】実施例及び比較例に係る方法により形成された
ＴｉＳｉ2 細線の線幅とＣ５４相のＴｉＳｉ2 の割合と
の関係を示したグラフである。
ＴｉＳｉ2 細線の線幅とＣ５４相のＴｉＳｉ2 の割合と
の関係を示したグラフである。
【図３】実施例及び比較例に係る方法により形成された
チタンシリサイド薄膜の線幅とシート抵抗との関係を示
したグラフである。
チタンシリサイド薄膜の線幅とシート抵抗との関係を示
したグラフである。
【図４】従来のチタンシリサイド薄膜の形成方法を工程
順に示した模式的断面図である。
順に示した模式的断面図である。
１ Ｓｉ基板もしくは多結晶Ｓｉ ２ Ｔｉ（Ｔｉ微結晶） ３ Ｃ４９構造のチタンシリサイド微結晶 ４ Ｃ５４構造のチタンシリサイド微結晶 ５ チタン薄膜 ６ チタンシリサイド薄膜
Claims (1)
- 【請求項１】 単結晶Ｓｉ基板もしくは多結晶Ｓｉ上に
Ｔｉを島状成長させた後、熱アニール処理を施してこれ
をＣ４９構造のチタンシリサイド微結晶を形成し、更に
熱アニール処理を施すことによりＣ５４構造のチタンシ
リサイド微結晶を形成し、この上にチタン薄膜を形成し
てこれをシリサイド化することを特徴とするチタンシリ
サイド薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207395A JPH08288240A (ja) | 1995-04-18 | 1995-04-18 | チタンシリサイド薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207395A JPH08288240A (ja) | 1995-04-18 | 1995-04-18 | チタンシリサイド薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288240A true JPH08288240A (ja) | 1996-11-01 |
Family
ID=14044289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207395A Pending JPH08288240A (ja) | 1995-04-18 | 1995-04-18 | チタンシリサイド薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288240A (ja) |
-
1995
- 1995-04-18 JP JP9207395A patent/JPH08288240A/ja active Pending
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