KR20010020009A - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은, 반도체소자의 게이트전극 형성방법에 관한 것으로서, 반도체기판에 소자분리막을 형성하고, 이온을 주입하여 N-Well과 P-Well을 형성한 후, 울트라 로우 에너지(Ultra Low Energy)를 가하여 질소(Nitrogen)를 임플랜트하여 파일 업(Pile-Up) 시킴으로써 드레인지역에 고전계(High Electric Field)로 인해 발생하는 전하의 트랩밀도(Charge Trap Density)를 감소시켜 핫캐리어 효과(Hot Carrier Effect)를 감소시켜 소자의 신뢰성(Reability)을 향상시키도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체소자의 게이트전극 형성방법 {Method For Forming The Gate Electrode Of Semiconductor Device}
본 발명은 반도체기판에 게이트전극을 형성하는 방법에 관한 것으로서, 특히 반도체기판에 소자분리막을 형성하고, 이온을 주입하여 N-Well과 P-Well을 형성한 후에 울트라 로우 에너지(Ultra Low Energy)를 가하여 질소(Nitrogen)를 임플랜트하여 파일 업(Pile-Up)시킴으로써 드레인지역에 고전계(High Electric Field)로 인해 발생하는 전하의 트랩밀도(Charge Trap Density)를 감소시켜 핫캐리어 효과(Hot Carrier Effect)를 감소시켜 소자의 신뢰성을 향상시키도록 하는 반도체소자의 게이트전극 형성방법에 관한 것이다.
종래의 게이트전극을 형성하는 상태를 순차적으로 살펴 보면, 반도체기판에 소자분리막을 형성한 후, 반도체기판에 N-웰과 P-웰 이온을 임플란트하여 주입한다.
그리고, 상기 반도체기판 상에 게이트산화막, 폴리실리콘층 및 실리사이드층을 순차적으로 적층하도록 한다.
그리고, 상기 게이트전극이 형성될 부위에 마스크층을 적층하여 식각하므로서 게이트전극을 형성하게 되고, 게이트전극의 양측면에 스페이서막을 블랭킷식각으로 형성시킨 후, 재차 이온을 반도체기판에 주입하여서 소오스/드레인영역을 형성하게 된다.
한편, 소자의 디자인 룰(Design Rule)이 점차적으로 작아짐에 따라 드레인영역의 부근에서 발생되는 전계(Electric Field)에 의하여 핫캐리어 효과(Hot Carrier Effect)를 유발하게 된다.
이러한 고 전계(High Electric Field)로 인하여 채널(Channel)에서의 전자들은 동력 에너지(Kinetic Energy)를 가지게 되고, 격자 내에서 열평형(Thermal Equillibirium)에서 가지는 에너지 보다 높은 에너지를 가지게 된다.
그러므로, 상기 핫 엘렉트론(Hot Electron)은 반도체기판과 실리콘산화막 (SiO2)사이의 잠재적 장벽(Potential Barrier)(∼3.1eV)를 극복하고, 게이트산화막으로 인젝션(Injection)되어진다. 이러한 핫 엘렉트론 중에 게이트전극에 도달하지 못하고, 게이트산화막내에 존재하는 빈 공간, 즉, 트랩(Trap)을 채우게 된다.
결과적으로, 게이트산화막내에 네거티브 차아지 밀도(Negative Charge Density)를 형성하고 트랩된 전하의 포라러티(Polarity)에 의하여 n-채널장치의 문턱전압(Threshold Voltage ; Vt)를 증가시키고, 이의 증가로 인하여 n-채널장치의 포화 전류(Saturation Current)는 감소하게 된다. 궁극적으로 전하는 축적되어지고, 소자의 동작은 제대로 이루어지지 않아서 사용할 수 없는 상태에 이르게 된다.
이러한 문제를 해결하기 위하여 LDD엔지니어링(LDD Engineering) 및 옥시나이트라이드 산화막(Oxynitride Oxide)를 사용하고 있으나 디자인 룰이 작아짐으로 인하여 생산 수율이 저하되는 문제를 지닌다.
그리고, 서얼피스 채널 피모스(Surface Channel P-MOS) 측면에서는 보론 (Boron) 침투에 따른 문턱전압 저하 및 펀치쓰루(Punch-Through) 증가, 서브쓰레쇼울드 리키지(Sub-Threshold Leakage) 증가등으로 인하여 피모스(P-MOS)의 특성이 현저하게 저하되는 문제를 지닌다
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 소자분리막을 형성하고, 이온을 주입하여 N-웰 P-웰 형성한 후에 울트라 로우 에너지(Ultra Low Energy)를 가하여 질소(Nitrogen)를 플랜트하여 파일 업(Pile-Up) 시킴으로써 드레인지역에 고전계(High Electric Field)로 인해 발생하는 전하의 트랩밀도(Charge Trap Density)를 감소시켜 핫캐리어 효과(Hot Carrier Effect)를 감소시켜 소자의 신뢰성을 향상시키는 것이 목적이다.
도 1 내지 도 5는 본 발명에 따른 게이트전극을 형성하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 소자분리막
30 : 게이트산화막 40 : 도핑된 폴리실리콘층
50 : 실리사이드층 60 : 스페이서
70 : 게이트전극
이러한 목적은 반도체기판에 소자분리막을 형성한 후, 보론(Boron)과 포스포러스(Phosphorus) 이온을 임프란트하여 P-웰 및 N-웰을 형성하는 단계와; 상기 반도체기판의 P-웰 및 N-웰에 울트라 로우 에너지(Ultra Low Energy)로 질소를 주입하는 단계와; 상기 결과물 상에 게이트산화막 및 도핑된 폴리실리콘층을 순차적으로 적층하는 단계와; 상기 단계 후에 주입된 질소를 급속열처리공정 (RTP ; Rapid Thermal Process)으로 반도체기판과 게이트산화막의 계면으로 확산(Out- Diffusion)하는 단계와; 상기 단계 후에 마스킹식각으로 게이트전극을 형성하고, 측면에 스페이서를 형성한 후, 이온을 주입하여 소오스/드레인영역을 형성하는 단계를 포함한 반도체소자의 게이트전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 질소의 주입은 블랭킷(Blanket)으로 진행하는 것이 바람직하다.
상기 질소 임플란트는 15KeV이하의 에너지로 주입하고, 도오즈(Dose)량은 1.0E13 ∼ 5.0E14/㎠ 로 진행하는 것이 바람직 하다.
상기 급속열처리공정은 N2또는 NH3가스의 분위기에서 진행하는 것이 바람직하다.
상기 급속열처리공정은, 900 ∼ 1100℃의 온도범위에서, 5 ∼ 60초 동안 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 5는 본 발명에 따른 게이트전극을 형성하는 방법을 순차적으로 보인 도면이다.
본 발명의 원리를 살펴 보면, 소자의 라이프타임(Life Time)을 증가시키기 위하여서는 게이트산화막 및 반도체기판과의 접촉면의 트랩 센터(Trap Center)의 수를 최소로 줄임으로서 핫캐리어 효과(Hot Carrier Effect)를 감소시켜야 한다. 핫 엘렉트론(Hot Electron)이 인젝션(Injection)되어서 게이트산화막 및 인터페이스 (Interface)에서 점유할 수 있는 스테이트 밀도(State Density)를 감소시키는 방법이다.
이러한 방법중에 울트라 로우 에너지(Ultra Low Energy)의 질소를 반도체기판에 이온주입하고, 급속열처리 어닐링공정(Rapid Thermal Process)을 통해 질소를 축적(Pile-Up)시켜 인터페이스 트랩(Interface Trap)을 감소시키는 원리이다.
이하, 본 발명에 따른 공정을 살펴 보면, 도 1에 도시된 바와 같이, 반도체기판 (10)에 소자분리막(20)을 형성한 후, 보론과 포스포러스 이온을 임프란트하여 P-Well 및 N-Well을 형성하는 상태를 도시하고 있다.
도 2는 상기 반도체기판(10)의 P-웰 및 N-웰에 울트라 로우 에너지로 질소를 임플란트하는 상태를 도시하고 있다.
상기 질소의 주입은 블랭킷(Blanket) 상태로 진행하는 것이 바람직 하다.
상기 질소 임플란트는 15KeV이하의 에너지로 주입하고, 도오즈량은 1.0E13 ∼ 5.0E14/㎠ 로 진행하는 것이 바람직 하다.
이 때, 질소 임플란트는 5KeV가 최적의 조건이고, 도오즈량은 5.0E13/㎠가 가장 최적의 조건이다.
도 3은 상기 결과물 상에 게이트산화막(30) 및 도핑된 폴리실리콘층(40)을 순차적으로 적층하는 상태를 도시하고 있다.
그리고, 4는 상기 단계 후에 주입된 질소를 급속열처리공정으로 반도체기판(10)과 게이트산화막(20)의 계면으로 확산한 후 실리사이드층(50)을 적층한 상태를 도시하고 있다.
이 때, 상기 급속열처리공정은 N2또는 NH3가스의 분위기에서 진행하는 것이 바람직하다.
그리고, 상기 급속열처리공정은, 900 ∼ 1100℃의 온도범위에서, 5 ∼60초 동안 진행하도록 한다. 바람직하게는, 950℃의 온도와 20초 동안 진행하도록 한다.
도 5를 참조하면, 상기 단계 후에 마스킹식각으로 게이트전극(70)을 형성하고, 측면에 스페이서(60)를 형성한 후, 이온을 주입하여 소오스/드레인영역을 형성하도록 한다.
본 발명은 서얼피스 채널 피모스(Surface Channel P-MOS)측면에서도 적용하는 것이 가능하고, 이 경우에는 보론 침투의 억제를 통하여 안정적인 문턱전압을 유지하고, 낮은 리키지를 유지하도록 할 수 있다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법을 이용하게 되면, 반도체기판에 소자분리막을 형성하고, 이온을 주입하여 N-Well과 P-Well을 형성한 후에 울트라 로우 에너지(Ultra Low Energy)를 가하여 질소 (Nitrogen)를 임플랜트하여 파일 업(Pile-Up) 시킴으로써 드레인지역에 고 전계 (High Electric Field)로 인해 발생하는 전하의 트랩 밀도(Charge Trap Density)를 감소시켜 핫캐리어 효과(Hot Carrier Effect)를 감소시켜 소자의 신뢰성 (Reability)을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (7)

  1. 반도체소자의 게이트전극 형성방법에 있어서,
    반도체기판에 소자분리막을 형성한 후, P-웰 및 N-웰을 형성하는 단계와;
    상기 반도체기판의 P-웰 및 N-웰에 울트라 로우 에너지로 질소를 주입하는 단계와;
    상기 결과물 상에 게이트산화막 및 도핑된 폴리실리콘층을 순차적으로 적층하는 단계와;
    상기 단계 후에 주입된 질소를 급속열처리공정으로 반도체기판과 게이트산화막의 계면으로 확산한 후, 실리사이드층을 적층하는 단계와;
    상기 단계 후에 마스킹식각으로 게이트전극을 형성하고, 측면에 스페이서를 형성한 후, 이온을 주입하여 소오스/드레인영역을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 질소의 주입은, 블랭킷 상태로 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제 1 항 또는 제2항에 있어서, 상기 질소 임플란트는, 15KeV이하의 에너지로 주입하고, 도오즈량은 1.0E13 ∼ 5.0E14/㎠ 로 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제 3 항에 있어서, 상기 질소 임플란트는, 바람직하게, 5KeV이하의 에너지로 주입하고, 도오즈량은 5.0E13/㎠ 로 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  5. 제 1 항에 있어서, 상기 급속열처리공정은, N2또는 NH3가스의 분위기에서, 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 급속열처리공정은, 900 ∼ 1100℃의 온도범위에서, 5 ∼ 60초 동안 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  7. 제 6 항에 있어서, 상기 급속열처리공정은, 바람직하게, 950℃의 온도와 20초 동안 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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