KR20040008637A - 얕은 접합을 갖는 반도체소자의 제조 방법 - Google Patents

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KR20040008637A
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Abstract

본 발명은 TED 또는 열이력에 의해 접합깊이가 깊어지는 것을 방지하는데 적합한 얕은 접합을 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 얕은 접합 형성 방법은 반도체기판에 도펀트를 이온주입하여 트랜지스터의 소스/드레인영역으로 작용하는 접합을 형성하는 단계, 상기 이온주입에 따른 상기 반도체기판 표면의 결정결함을 회복시키는 제1 열처리 단계, 및 상기 접합내 도펀트를 활성화시키는 제2 열처리 단계를 포함하되, 상기 제1 열처리 단계는 스파이크급속열처리 과정이고, 상기 제2 열처리 단계는 급속열처리 과정이다.

Description

얕은 접합을 갖는 반도체소자의 제조 방법{Method for fabricating semiconductor device having shallow junction}
본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 pMOSFET의 제조 방법에 관한 것이다.
반도체소자의 채널길이가 0.15㎛ 이하로 작아짐에 따라 소자의 전기적 특성을 확보하기 위해 얕은(shallow) 소스/드레인 접합 형성 기술이 필요하게 되었다. 그러나, 소스/드레인 이온주입후 도펀트 활성화를 위해 열처리를 하게 되면 열이력(thermal budget)에 의해 얕은 접합(shallow junction)을 형성하는데 많은 제약이 따르게 된다.
도 1a는 종래기술에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도이다.
도 1a에 도시된 바와 같이, 종래 pMOSFET의 제조 방법은 크게 n형 웰 형성/문턱전압조절을 위한 이온주입 과정(11), 게이트산화막 형성 과정(12), 폴리실리콘 게이트전극 형성 과정(13), p형 LDD 영역/p형 할로이온주입영역 형성 과정(14), 이중 스페이서 형성 과정(15), p형 소스/드레인영역 형성 과정(16), 활성화를 위한 급속열처리(RTP) 과정(17), 금속실리사이드막 형성 과정(18)으로 이루어진다.
도 1b는 종래 p형 소스/드레인영역의 TED(Transient Enhanced Diffusion) 또는 열이력(Thermal budget)에 따른 도핑프로파일의 변화를 보인 도면으로서, p형 소스/드레인영역의 붕소이온의 도핑프로파일이 TED 또는 열이력에 의해 이상적인 도핑프로파일(p1)을 유지하지 못하고 도핑프로파일이 넓어지는 현상(p2,p3)이 발생된다.
즉, p형 소스/드레인영역을 형성하기 위한 이온주입시 초래되는 결정결함에 의해 야기되는 TED 또는 열이력에 의해 도펀트는 반도체기판 내부로 더 깊숙히 확산해 들어감에 따라 접합깊이는 더욱 더 깊어지게 된다.
이와 같이 깊어지는 p형 소스/드레인영역의 접합 깊이는 소자의 전기적 특성 예를 들면, SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect), 펀치쓰루(punchthrough), DIBL(Drain Induced Barrier Lowering)와 같은 소규모 소자에서 발생하는 전기적 특성 문제를 크게 열화시키게 되는 결과를 초래한다.
특히, RSCE는 소스/드레인 이온주입에 의해 유도되는 채널 프로파일의 TED에 의해 발생된다고 알려져 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, TED 또는 열이력에 의해 접합깊이가 깊어지는 것을 방지하는데 적합한 얕은 접합을 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a는 종래기술에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도,
도 1b는 종래 p형 소스/드레인영역의 TED(Transient Enhanced Diffusion) 또는 열이력(Thermal budget)에 따른 도핑프로파일의 변화를 보인 도면,
도 2는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도,
도 3a 내지 도 3d는 도 2에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 SCE/RSCE의 전기적 특성을 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : n형 웰 34 : 게이트산화막
35 : 폴리실리콘 게이트전극 36 : pLDD 영역
37 : pHALO 영역 38a : 산화막스페이서
38b : 질화막스페이서 39 : p형 소스/드레인 영역
42 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명의 반도체소자이 얕은 접합 형성 방법은 반도체기판에 도펀트를 이온주입하여 트랜지스터의 소스/드레인영역으로 작용하는 접합을 형성하는 단계, 상기 이온주입에 따른 상기 반도체기판 표면의 결정결함을 회복시키는 제1 열처리 단계, 및 상기 접합내 도펀트를 활성화시키는 제2 열처리 단계를 포함함을 특징으로 하고, 상기 제1 열처리 단계는 스파이크급속열처리 과정이고, 상기 제2 열처리 단계는 급속열처리 과정인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극을 마스크로 제1 이온주입를 실시하여 상기 반도체기판내에 LDD 영역을 형성하는 단계, 제2 이온주입을 실시하여 상기 LDD 영역 아래에 할로이온주입영역을 형성하는 단계, 상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계, 상기 게이트전극 및 스페이서를 마스크로 제3 이온주입을 실시하여 상기 LDD 영역에 접하는 소스/드레인영역을 형성하는 단계, 상기 제2 이온주입에 따른 상기 반도체기판 표면의 결정결함을 회복시키는 제1 열처리 단계, 상기 소스/드레인영역내 도펀트를 활성화시키는 제2 열처리 단계, 및 상기 게이트전극의 상면 및 상기 소스/드레인영역의 상면에 금속실리사이드막을 형성하는 단계를 포함함을 특징으로 하며,상기 제1 열처리 단계는 스파이크급속열처리 과정이고, 상기 제2 열처리 단계는 급속열처리 과정인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도이고, 도 3a 내지 도 3d는 도 2에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 2에 도시된 바와 같이, pMOSFET의 제조 방법은 크게 n형 웰 형성/문턱전압조절을 위한 이온주입 과정(21), 게이트산화막 형성 과정(22), 폴리실리콘 게이트전극 형성 과정(23), p형 LDD 영역/p형 할로이온주입영역 형성 과정(24), 이중 스페이서 형성 과정(25), p형 소스/드레인영역 형성 과정(26), 스파이크급속열처리(Spike-RTP; sRTP) 과정(27), 급속열처리(RTP) 과정(28), 금속실리사이드막 형성 과정(29)로 이루어진다.
도 2에서, p형 소스/드레인영역 형성 과정(26)후 진행되는 스파이크급속열처리 과정(27)은 짧은 시간내에 상온에서 목표온도까지 온도를 증가시킨 후, 목표온도에서 지연없이 곧바로 상온으로 온도를 내리는 열처리 공정을 일컫는다.
결국, 본 발명의 실시예에서는 p형 소스/드레인을 형성하는 이온주입후, 활성화를 위한 급속열처리(RTP)전에 스파이크급속열처리(sRTP)를 짧은 시간동안 미리 진행하므로써 TED에 의한 도펀트의 확산을 방지할 수 있다.
도 3a 내지 도 3d를 참조하여 pMOSFET의 제조 방법을 설명하면 다음과 같다.
도 3a에 도시된 바와 같이, n형 웰 형성/문턱전압조절을 위한 이온주입 과정(21)을 수행한다. 먼저, 반도체기판(31)의 소정 부분에 STI법을 이용하여 필드산화막(32)을 형성한 후, n형 웰을 형성하기 위한 이온주입을 수행하여 반도체기판(31)내에 n형 웰(33)을 형성한다. 이때, 도면에도시되지 않았지만, n형 웰(33) 형성후 문턱전압(Threshold voltage; VT)을 조절하기 위한 도펀트를 이온주입한다.
다음으로, 게이트산화막 형성 과정(22)과 폴리실리콘 게이트전극 형성 과정(23)을 수행한다. 먼저, n형 웰(33)이 형성된 반도체기판(31)상에 게이트산화막(34)을 20Å∼30Å 두께로 형성한다. 다음으로, 게이트산화막(34)상에 폴리실리콘 게이트전극(35)을 형성한다. 이때, 폴리실리콘 게이트전극(35)은 폴리실리콘막을 1500Å∼2000Å 두께로 증착한 후, 게이트전극을 정의하는 마스크로 폴리실리콘막을 식각하여 형성한다.
다음에, p형 LDD 영역/p형 할로이온주입영역 형성 과정(24)을 수행한다. 먼저, 폴리실리콘 게이트전극(35)을 이온주입마스크로 하여 이불화붕소(Boron difluoride, BF2) 이온을 이온주입하므로써 반도체기판(31)의 활성영역내에 p형 LDD 영역 즉, pLDD 영역(36)을 형성한다. 이때, 이불화붕소(BF2)의 이온주입은 필드산화막(32)을 덮고 폴리실리콘 게이트전극(35) 및 반도체기판(31)의 활성영역을 노출시키는 이온주입마스크를 이용할 수도 있다.
이불화붕소(BF2) 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 2×1014atoms/cm2∼5×1014atoms/cm2이며, 이온주입각도는 반도체기판(31)의 표면에 대해 수직이다.
다음으로, p형 HALO 이온을 주입하여 pLDD 영역(36) 아래에 p형 할로이온주입영역 즉, pHALO 영역(37)을 형성한다. 이때, p형 할로이온의 이온주입은 붕소이온(11B)을 20keV∼30keV의 이온주입에너지와 2×1013∼4×1013atoms/cm2의 주입량으로 주입하되, 23°∼45°의 틸트각(tilt angle)을 주면서 4회 회전하면서 진행한다. 위와 같은 p형 할로이온의 이온주입을 통해 pHALO 영역(37)은 폴리실리콘 게이트전극(35)의 모서리 부분으로 침투한 형태를 갖도록 한다.
상술한 pHALO 영역(37)을 형성하면 숏채널 효과(SCE)를 방지할 수 있다.
다음으로, 이중 스페이서 형성 과정(25)을 수행한다. 먼저, 반도체기판(31)의 전면에 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)을 각각 100Å∼200Å, 600Å∼900Å의 두께로 증착하고, 전면 식각 과정을 거쳐 폴리실리콘 게이트전극(35)의 양측벽에 산화막스페이서(38a)와 질화막스페이서(38b)로 이루어진 이중 스페이서를 형성한다.
한편, 실리콘산화막은 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2)를 소스가스로 하여 680℃에서 2분동안 증착한 것이며, 실리콘질화막은 DCS(Dichlorosilane)와 NH3를 소스가스로 하여 760℃에서 90분동안 증착한 것이다.
다음에, p형 소스/드레인영역 형성 과정(26)을 수행한다. 이를 테면, 이중 스페이서가 형성된 반도체기판(31)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(32)만을 덮는 별도의 마스크 및 폴리실리콘 게이트전극(35)및 이중스페이서를 이온주입마스크로 붕소(11B) 이온을 이온주입하여 얕은 p형 소스/드레인영역(39)을 형성한다. 이때, 붕소(11B) 이온의 이온주입시, 주입에너지는 1keV∼5keV이고, 주입량은 2×1015atoms/cm2∼4×1015atoms/cm2이다.
다음으로, 스파이크급속열처리(sRTP) 과정(27)을 수행한다. 스파이크 급속열처리(sRTP) 과정(27)은 p형 소스/드레인영역(39) 형성을 위한 붕소 이온의 이온주입시의 이온충돌(ion bombardment)로 야기되는 반도체기판(31) 표면의 결정결함을 회복시키기 위한 것이다. 아울러, 스파이크급속열처리(sRTP) 과정(27)은 p형 소스/드레인영역(39)내 주입된 도펀트들이 결정내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 하면서 도펀트 확산을 최대한 억제하기 위해 실시한다.
따라서, 스파이크급속열처리(sRTP) 과정은 실리콘 용융점(1414℃) 이하의 온도에서 실시한다. 즉, 실리콘의 용융점인 1414℃보다 낮으면서 결정결함을 회복시킬 수 있는 온도에서 실시한다.
예를 들면, 1000℃∼1100℃의 온도범위에서 100℃/초∼150℃/초의 승온속도로 이루어지며, 유지시간을 1초∼3초로 한다.
도 3b에 도시된 바와 같이, 급속열처리(RTP) 과정(28)을 수행한다. 급속열처리 과정(28)은 p형 소스/드레인영역(39)내 이온주입된 붕소 이온의 활성화를 위한 것이다.
예를 들면, 급속열처리(RTP)시 온도는 1000℃∼1100℃이고, 시간은 10초∼20초로 하며, 승온속도는 40℃/초∼50℃/초로 한다.
도 3c에 도시된 바와 같이, 금속실리사이드막 형성 과정(29)을 수행한다. 금속실리사이드막 형성 과정은 금속막 증착, 열처리, 미반응 금속막 제거 과정으로 이루어진다.
먼저, 반도체기판(31)의 전면에 스퍼터링법(Sputtering)에 의해 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 그룹중에서 선택된 하나의 금속막(40)을 100Å∼150Å 두께로 증착한다.
다음에, 금속막(40)상에 티타늄나이트라이드막(TiN, 41)을 200Å∼300Å 두께로 증착한다. 여기서, 티타늄나이트라이드막(41)을 금속막(40)상에 형성하는 이유는, 후속 실리사이드 형성을 위한 급속열처리 공정전에 금속막(40)이 대기 중에 노출되는 것을 방지함으로써 장시간 대기 노출에 따른 자연 산화막 형성 및 오염원의 발생으로부터 금속막(40)을 보호하기 위함이다.
그리고, 티타늄나이트라이드막(41)을 200Å∼300Å 두께로 증착하는 이유는, 300Å 보다 두꺼운 두께로 증착할 경우, 후속 제거공정시 많은 시간이 소요되는 단점이 있으며, 200Å 보다 얇은 두께로 증착하는 경우는 금속막(40)을 보호하는 효과가 저하되기 때문이다.
다음으로, 금속막(40)과 p형 소스/드레인영역(39)의 실리콘의 반응을 유도하여 금속실리사이드막(42)을 형성하는 실리사이드 과정을 수행한다.
실리사이드 과정은, 급속열처리(RTP) 과정을 통해 이루어지는데, 급속열처리 과정은 450℃∼550℃의 온도에서 50초∼80초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다. 이때, 승온속도를 초당 40℃∼60℃으로 하는 이유는이 범위를 벗어나는 경우에 금속실리사이드막(42)의 균일성 및 저항특성이 나쁘기 때문이다.
상술한 실리사이드 과정을 통해 형성되는 금속실리사이드막(42)은 티타늄실리사이드막(Ti-silicide), 코발트실리사이드막(Co-silicide), 몰리브덴실리사이드막(Mo-silicide), 니켈실리사이드막(Ni-silicide) 또는 니켈합금실리사이드막(Ni alloy-silicide)이다.
한편, 금속실리사이드막(42)은 폴리실리콘 게이트전극(25)의 상면과 p형 소스/드레인영역(39)의 상면에만 형성된다.
도 3d에 도시된 바와 같이, 실리사이드화 반응이 이루어지지 않은 미반응 금속막(40)과 티타늄나이트라이드막(41)을 제거한다. 이때, NH4OH:H2O2:H2O(1:4:20)의 혼합 용액에서 진행한 후, HCl:H2O2:H2O(1:1:5)의 혼합 용액에서 진행한다.
다음으로, 금속실리사이드막(42)의 저항 감소 및 안정화를 위해 급속열처리 과정을 추가로 수행하는데, 추가 급속열처리 과정은 700℃∼800℃의 온도에서 20초∼40초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다.
결국, 추가 열처리후, 잔류하는 금속실리사이드막(42)은 p형 소스/드레인영역(39)과 폴리실리콘 게이트전극(25)의 상면에 잔류한다.
도 4는 본 발명의 실시예에 따른 SCE/RSCE의 전기적 특성을 나타낸 그래프로서, 게이트길이에 따른 임계전압(문턱전압)의 변화를 보인 도면이다. 여기서, x축 좌표는 게이트길이(gate length; Lgate)이고, y축 좌표는 pMOSFET의 문턱전압(PVT)이며, 커브 p4은 스파이크급속열처리 과정을 적용하지 않은 경우의 결과를 나타내고, 커브 p5는 스파이크급속열처리 과정을 적용한 경우의 결과를 나타낸다.
도 4를 참조하면, 커브 p4과 커브 p5에서 나타나듯이, 두 경우 모두 게이트길이가 0.1㎛에 이를수록 문턱전압이 감소하는 SCE 특성과 예리하게(sharply) 감소하기전에 일시적으로 증가하는 RSCE 특성을 보이고 있다.
그러나, 스파이크급속열처리 과정을 적용한 커브 p5는 스파이크급속열처리 과정을 적용하지 않은 커브 4에 비해 SCE 특성 및 RSCE 특성이 개선된다. 이를 테면, 스파이크급속열처리 과정을 적용하지 않은 경우의 RSCE 특성이 0.15V인 것에 빈해 스파이크급속열처리 과정을 적용한 경우의 RSCE 특성은 0.08V로 약 50% 정도의 개선효과를 얻고, SCE 특성의 경우에도 스파이크급속열처리 과정을 적용하지 않은 경우의 0.1V에서 스파이크급속열처리 과정을 적용한 경우의 0.08V로 줄어들어 약 20% 정도 향상된 결과를 얻을 수 있다.
전술한 실시예에서는 pMOSFET에 대해 설명하였으나, 얕은 접합 기술을 적용하는 nMOSFET에도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 활성화를 위한 급속열처리전에 미리 스파이크급속열처리를 진행하므로써 도펀트의 TED에 의한 확산을 방지하여 고집적 소자의 SCE, RSCE, 펀치쓰루, DIBL 등의 특성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체기판에 도펀트를 이온주입하여 트랜지스터의 소스/드레인영역으로 작용하는 접합을 형성하는 단계;
    상기 이온주입에 따른 상기 반도체기판 표면의 결정결함을 회복시키는 제1 열처리 단계; 및
    상기 접합내 도펀트를 활성화시키는 제2 열처리 단계
    를 포함함을 특징으로 하는 반도체소자의 얕은 접합 형성 방법.
  2. 제1항에 있어서,
    상기 제1 열처리 단계는 스파이크급속열처리 과정이고, 상기 제2 열처리 단계는 급속열처리 과정인 것을 특징으로 하는 반도체소자의 얕은 접합 형성 방법.
  3. 제2항에 있어서,
    상기 스파이크급속열처리 과정은,
    1000℃∼1100℃의 온도범위에서 100℃/초∼150℃/초의 승온속도로 이루어지며, 유지시간을 1초∼3초로 하는 것을 특징으로 하는 반도체소자의 얕은 접합 형성 방법.
  4. 제2항에 있어서,
    상기 급속열처리 과정은, 1000℃∼1100℃의 온도범위에서 10초∼20초동안 진행하며, 승온속도는 40℃/초∼50℃/초로 하는 것을 특징으로 하는 반도체소자의 얕은 접합 형성 방법.
  5. 반도체기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 게이트전극을 형성하는 단계;
    상기 게이트전극을 마스크로 제1 이온주입를 실시하여 상기 반도체기판내에 LDD 영역을 형성하는 단계;
    제2 이온주입을 실시하여 상기 LDD 영역 아래에 할로이온주입영역을 형성하는 단계;
    상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계;
    상기 게이트전극 및 스페이서를 마스크로 제3 이온주입을 실시하여 상기 LDD 영역에 접하는 소스/드레인영역을 형성하는 단계;
    상기 제2 이온주입에 따른 상기 반도체기판 표면의 결정결함을 회복시키는 제1 열처리 단계;
    상기 소스/드레인영역내 도펀트를 활성화시키는 제2 열처리 단계; 및
    상기 게이트전극의 상면 및 상기 소스/드레인영역의 상면에 금속실리사이드막을 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 열처리 단계는 스파이크급속열처리 과정이고, 상기 제2 열처리 단계는 급속열처리 과정인 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 스파이크급속열처리 과정은,
    1000℃∼1100℃의 온도범위에서 100℃/초∼150℃/초의 승온속도로 이루어지며, 유지시간을 1초∼3초로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6항에 있어서,
    상기 급속열처리 과정은, 1000℃∼1100℃의 온도범위에서 10초∼20초동안 진행하며, 승온속도는 40℃/초∼50℃/초로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제5항에 있어서,
    상기 제2 이온주입은 틸트각을 주면서 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100604568B1 (ko) * 2004-12-29 2006-07-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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