KR20040008633A - 피모스트랜지스터의 채널링 방지 방법 - Google Patents
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Abstract
본 발명은 붕소이온의 채널링 및 침투 현상을 억제하는데 적합한 pMOSFET의 제조 방법을 제공하기 위한 것으로, 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극의 양측의 상기 반도체기판내에 LDD 영역을 형성하는 단계, 상기 게이트전극의 양측벽에 스페이서를 형성하는 단계, 상기 게이트전극과 상기 스페이서를 마스크로 이용하여 게르마늄 이온을 이온주입하여 상기 반도체기판 표면을 비정질화시키는 단계, 상기 표면이 비정질화된 반도체기판에 p형 도펀트를 이온주입하여 소스/드레인 영역을 형성하는 단계, 및 상기 소스/드레인 영역내 상기 p형 도펀트를 활성화시키는 단계를 포함한다.
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 pMOSFET의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, CMOS 소자에서 n형 불순물이 도핑된 폴리실리콘 게이트전극을 사용하는 pMOSFET는 실리콘기판 표면 하부로 매립채널(buried channel)이 형성되는데, 이러한 상황하에서는 실리콘기판 표면에 채널이 형성되는 nMOSFET과 pMOSFET간에 문턱전압이 차이가 나게 되어 소자의 설계나 제작에 여러가지 제한 요인이 작용한다. 따라서, nMOSFET의 게이트 폴리실리콘에는 n형 불순물 도핑을 적용하고, pMOSFET의 게이트 폴리실리콘에는 p형 불순물 도핑을 적용하는 바, 이러한 구조를 통상 듀얼-게이트 구조라 부른다.
통상적으로, nMOSFET의 게이트 폴리실리콘에는 인(Phosporous, P)을 이온주입하는 방법을 적용하고, pMOSFET의 게이트 폴리실리콘에는 붕소(Boron, B)를 이온주입하는 방법을 적용하고 있다.
이와 같이, 게이트전극인 폴리실리콘막에 도펀트를 도핑하는 이유는 게이트전극의 저항을 낮추기 위한 것이다.
도 1은 종래기술에 따른 pMOSFET의 구조 단면도이다.
도 1을 참조하면, 반도체기판(11)의 소정 부분에 STI(Shallow Trench Isolation)법을 이용한 필드산화막(12)이 형성되고, 반도체기판(11)내에 n형웰(11a)이 형성되고, 반도체기판(11)의 활성영역의 선택된 영역상에 게이트산화막(13)이 형성되며, 게이트산화막(13)상에 p형 폴리실리콘 게이트전극(14)이 형성된다.
그리고, p형 폴리실리콘 게이트전극(14)의 양측벽에 스페이서(15)가 형성되고, 스페이서(15) 아래의 반도체기판(11)내에 p형 LDD 영역(16)이 형성되며, 스페이서(15)의 끝단에 정렬되어 반도체기판(11)내에 LDD(Lightly Doped Drain) 영역과 전기적으로 연결되는 p형 소스/드레인영역(17)이 형성된다.
그리고, p형 폴리실리콘 게이트전극(14)의 상면과 p형 소스/드레인영역(17)의 상면에 코발트실리사이드막(18)이 형성되어 있다.
도 1에서, p형 폴리실리콘 게이트전극(14)에는 p형 소스/드레인영역(17) 형성시의 도펀트인 붕소(B) 이온이 이온주입되어 있으며, 이러한 붕소 이온은 p형 폴리실리콘게이트전극(14)과 p형 소스/드레인영역(17)에 동시에 주입된다.
p형 소스/드레인영역(17) 형성을 위한 이온주입시, 얕은 p형 소스/드레인영역(17)을 형성하기 위해 저에너지 이온주입장치로 붕소 이온을 이온주입하는데, 이때,
그러나, 붕소(B)는 가벼운 이온으로 이온의 투사범위(projection of rangeRp)가 높을 뿐 아니라 크기가 작으므로써 실리콘 격자의 방향성에 대한 채널링 현상(channel effect)을 유발하여 접합 깊이가 증가하여 충분히 낮은 접합깊이 및면저항값을 얻을 수 없다.
그리고, p형 소스/드레인영역(17)내 붕소이온의 활성화를 위한 열처리시 p형 폴리실리콘 게이트전극(14)내 도핑된 붕소(B) 이온이 게이트산화막(13)을 뚫고 확산되는 도펀트 침투(penetration) 현상이 발생하는 문제가 있다.
결국, 채널링 및 침투 현상으로 인해 p형 폴리실리콘 게이트전극(14)내의 붕소이온의 도핑 프로파일이 비정상적인 형태를 갖게 되어 후속 열공정시 도핑 프로파일이 불균일해진다.
이와 같이 불균일한 도핑 프로파일은 도핑효율을 저하시켜 소자의 전기적 특성을 열화시키는 문제를 초래하며, 또한 붕소의 침투 현상은 pMOSFET의 임계전압에 영향을 주어 소자 특성을 불안정하게 만드는 요인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 붕소이온의 채널링 및 침투 현상을 억제하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 pMOSFET의 구조 단면도,
도 2는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도,
도 3a 내지 도 3e는 도 2에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : n형 웰 24 : 게이트산화막
25a : p형 폴리실리콘 게이트전극 26 : p형 LDD 영역
27a : 산화막스페이서 27b : 질화막스페이서
29a, 29b : 게르마늄 비정질층 30 : p형 소스/드레인영역
33 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명의 pMOSFET의 제조 방법은 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극의 양측의 상기 반도체기판내에 LDD 영역을 형성하는 단계, 상기 게이트전극의 양측벽에 스페이서를 형성하는 단계, 상기 게이트전극과 상기 스페이서를 마스크로 이용하여 게르마늄 이온을 이온주입하여 상기 반도체기판 표면을 비정질화시키는 단계, 상기 표면이 비정질화된 반도체기판에 p형 도펀트를 이온주입하여 소스/드레인 영역을 형성하는 단계, 및 상기 소스/드레인 영역내 상기 p형 도펀트를 활성화시키는 단계를 포함함을 특징으로 하며, 상기 게르마늄 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 5×1014atoms/cm2∼1×1015atoms/cm2인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 흐름도로서, pMOSFET의 제조 방법은 크게 게이트산화막 및 폴리실리콘 게이트전극 형성 과정(S1), p형 LDD 영역 형성 과정(S2), 이중 스페이서 형성 과정(S3), 게르마늄 비정질층 형성 과정(S4), p형 소스/드레인영역 형성 과정(S5), 활성화를 위한 급속열처리 과정(S6), 금속실리사이드막 형성 과정(S7)으로 이루어진다.
도 2에서, p형 LDD 영역 형성 과정(S2)은 이불화붕소(BF2)을 이온주입하고, 게르마늄 비정질층 형성 과정(S4)은 게르마늄 이온을 이온주입하며, p형 소스/드레인영역 형성 과정(S5)은 붕소 이온을 이온주입한다.
도 2에 도시된 것처럼, p형 소스/드레인영역 형성 과정(S5)을 수행하기 전에 게르마늄 비정질층 형성 과정(S4)을 미리 수행하므로써 즉, 선이온주입(pre-implantation)하므로써 p형 소스/드레인영역 과정시 도펀트인 붕소 이온의 채널링을 방지한다.
게르마늄 비정질층 형성 과정(S4)이라 함은, 반도체기판내 결정 구조의 실리콘 격자를 붕괴시켜 비정질로 만들기 위해 높은 에너지를 가진 게르마늄 이온으로 충격을 주는 과정을 일컫는다.
도 3a 내지 도 3e는 도 2에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)의 소정 부분에 STI법을 이용하여 필드산화막(22)을 형성한 후, 웰을 형성하기 위한 이온주입을 수행하여 반도체기판(21)내에 n형 웰(23)을 형성한다.
다음으로, 반도체기판(21)상에 게이트산화막(24)을 20Å∼30Å 두께로 형성한다. 이때, 도면에도시되지 않았지만, n형 웰(23) 형성후 문턱전압(Threshold voltage; VT)을 조절하기 위한 도펀트를 이온주입한다.
다음으로, 게이트산화막(24)상에 폴리실리콘 게이트전극(25)을 형성한다. 이때, 폴리실리콘 게이트전극(25)의 형성 방법은, 먼저 게이트산화막(24)상에 폴리실리콘막을 1500Å∼2000Å 두께로 증착한 후, 폴리실리콘막상에 감광막을 도포하고노광 및 현상으로 패터닝하여 게이트전극을 정의하는 게이트 마스크를 형성한다. 계속해서, 게이트 마스크를 식각마스크로 폴리실리콘막을 식각한다.
다음에, 폴리실리콘 게이트전극(25)을 마스크로 이용하거나 또는 폴리실리콘 게이트전극(25)과 별도의 마스크를 이용하여 반도체기판(21)에 이불화붕소(BF2) 이온을 이온주입한다. 이와 같은 이불화붕소 이온의 이온주입에 의해 반도체기판(21)의 활성영역내에는 p형 LDD 영역(26)이 형성된다.
이때, 이불화붕소(BF2) 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 2×1014atoms/cm2∼5×1014atoms/cm2이며, 이온주입각도는 반도체기판(21)의 표면에 대해 수직이다.
도 3b에 도시된 바와 같이, 전면에 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)을 각각 100Å∼200Å, 600Å∼900Å의 두께로 증착하고, 전면 식각 과정을 거쳐 폴리실리콘 게이트전극(25)의 양측벽에 산화막스페이서(27a)와 질화막스페이서(27b)로 이루어진 이중 스페이서(double spacer)를 형성한다.
한편, 실리콘산화막은 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2)를 소스가스로 하여 680℃에서 2분동안 증착한 것이며, 실리콘질화막은 DCS(Dichlorosilane)와 NH3를 소스가스로 하여 760℃에서 90분동안 증착한 것이다.
다음으로, 폴리실리콘 게이트전극(25)을 마스크로 이용하거나 또는 폴리실리콘 게이트전극(25)과 별도의 이온주입마스크(28)를 이용하여 반도체기판(21)에 게르마늄(Ge) 이온을 주입하여 폴리실리콘 게이트전극(25)의 상면과 반도체기판(21)의 표면을 비정질화시킨다.
즉, 폴리실리콘 게이트전극(25)의 상면과 반도체기판(21)의 표면을 얕은 깊이(100Å∼200Å)로 비정질화시켜 각각 게르마늄비정질층(29a, 29b)을 형성한다.
이때, 게르마늄 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 5×1014atoms/cm2∼1×1015atoms/cm2이다.
도 3c에 도시된 바와 같이, 폴리실리콘 게이트전극(25)을 마스크로 이용하거나 또는 폴리실리콘 게이트전극(25)과 전술한 이온주입마스크(28)를 남겨둔 상태에서 붕소(B) 이온을 이온주입하여 얕은 p형 소스/드레인영역(30)을 형성한다. 이때, 붕소(B) 이온의 이온주입은 폴리실리콘 게이트전극(25)에도 이루어져 p형 폴리실리콘 게이트전극(25a)을 형성시킨다.
전술한 바와 같은 붕소(B) 이온의 이온주입시, 주입에너지는 1keV∼5keV이고, 주입량은 2×1015atoms/cm2∼4×1015atoms/cm2이다.
도 3d에 도시된 바와 같이, 이온주입마스크(28)를 제거한 후, p형 소스/드레인영역(30)내 이온주입된 붕소(B) 이온의 활성화를 위해 급속열처리(RTP) 과정을 수행한다. 이때, 급속열처리시 온도는 1000℃∼1100℃이고, 시간은 10초∼20초로 한다.
다음으로, 반도체기판(21)의 전면에 스퍼터링법(Sputtering)에 의해 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 그룹중에서 선택된 하나의 금속막(31)을 100Å∼150Å 두께로 증착한다.
다음에, 금속막(31)상에 티타늄나이트라이드막(TiN, 32)을 200Å∼300Å 두께로 증착한다. 여기서, 티타늄나이트라이드막(32)을 금속막(31)상에 형성하는 이유는, 후속 실리사이드 형성을 위한 급속열처리 공정전에 금속막(31)이 대기 중에 노출되는 것을 방지함으로써 장시간 대기 노출에 따른 자연 산화막 형성 및 오염원의 발생으로부터 금속막(31)을 보호하기 위함이다.
그리고, 티타늄나이트라이드막(32)을 200Å∼300Å 두께로 증착하는 이유는, 300Å 보다 두꺼운 두께로 증착할 경우, 후속 제거공정시 많은 시간이 소요되는 단점이 있으며, 200Å 보다 얇은 두께로 증착하는 경우는 금속막(31)을 보호하는 효과가 저하되기 때문이다.
다음으로, 금속막(31)과 p형 소스/드레인영역(30)의 실리콘의 반응을 유도하여 금속실리사이드막(33)을 형성하는 실리사이드 과정을 수행한다.
실리사이드 과정은, 급속열처리(RTP) 과정을 통해 이루어지는데, 급속열처리 과정은 450℃∼550℃의 온도에서 50초∼80초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다. 이때, 승온속도를 초당 40℃∼60℃으로 하는 이유는 이 범위를 벗어나는 경우에 금속실리사이드막(33)의 균일성 및 저항특성이 나쁘기 때문이다.
상술한 실리사이드 과정을 통해 형성되는 금속실리사이드막(33)은 티타늄실리사이드막(Ti-silicide), 코발트실리사이드막(Co-silicide), 몰리브덴실리사이드막(Mo-silicide), 니켈실리사이드막(Ni-silicide) 또는 니켈합금실리사이드막(Nialloy-silicide)이다.
한편, 금속실리사이드막(33)은 p형 폴리실리콘 게이트전극(25a)의 상면과 p형 소스/드레인영역(30)의 상면에만 형성된다.
도 3e에 도시된 바와 같이, 실리사이드화 반응이 이루어지지 않은 미반응 금속막(31)과 티타늄나이트라이드막(32)을 제거한다. 이때, NH4OH:H2O2:H2O(1:4:20)의 혼합 용액에서 진행한 후, HCl:H2O2:H2O(1:1:5)의 혼합 용액에서 진행한다.
다음으로, 금속실리사이드막(33)의 저항 감소 및 안정화를 위해 급속열처리 과정을 추가로 수행하는데, 추가 급속열처리 과정은 700℃∼800℃의 온도에서 20초∼40초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다.
결국, 추가 열처리후, 잔류하는 금속실리사이드막(33)은 p형 소스/드레인영역(30)과 p형 폴리실리콘 게이트전극(25a)의 상면에 잔류한다.
전술한 바와 같이 p형 소스/드레인영역(30)을 형성하기 위한 이온주입공정전에 게르마늄 이온을 선주입(pre-implantation)하므로써, 후속 활성화를 위한 급속열처리시 p형 소스/드레인영역(30)내 이온주입된 붕소 이온이 채널링되는 것을 방지한다. 따라서, 채널링이 방지됨에 따라 p형 소스/드레인영역(30)의 접합깊이가 깊어지는 것을 억제한다.
그리고, 미리 게르마늄비정질층(29b)을 형성한 후, 붕소 이온을 이온주입하여 p형 소스/드레인영역(30)을 형성하기 때문에 p형 소스/드레인영역(30)의 접합깊이내에 존재하는 붕소 이온의 활성화 효율을 높인다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 0.13㎛이하의 소규모 소자의 2000Å 이하로 낮아지는 폴리실리콘 게이트전극의 두께에서 안정적인 저항값 및 높은 도핑효율을 얻을 수 있어 임계전압 불안정성을 향상시킬 수 있는 효과가 있다.
또한, 후속 열공정후에도 균일한 도핑 프로파일을 확보할 수 있어 폴리실리콘 게이트전극의 시트저항(Rs)의 균일성을 개선할 수 있는 효과가 있다.
그리고, 붕소 이온의 채널링을 방지하므로써 0.13㎛이하의 소규모 소자 제조에 필요한 1000Å 이하의 낮은 접합깊이를 형성할 수 있을 뿐만 아니라 접합깊이내에 존재하는 붕소 이온의 활성화 효율을 높여 낮은 접합 면저항값을 얻을 수 있는 효과가 있다.
Claims (6)
- 반도체기판의 선택된 영역상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 게이트전극을 형성하는 단계;상기 게이트전극의 양측의 상기 반도체기판내에 LDD 영역을 형성하는 단계;상기 게이트전극의 양측벽에 스페이서를 형성하는 단계;상기 게이트전극과 상기 스페이서를 마스크로 이용하여 게르마늄 이온을 이온주입하여 상기 반도체기판 표면을 비정질화시키는 단계;상기 표면이 비정질화된 반도체기판에 p형 도펀트를 이온주입하여 소스/드레인 영역을 형성하는 단계; 및상기 소스/드레인 영역내 상기 p형 도펀트를 활성화시키는 단계를 포함함을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항에 있어서,상기 게르마늄 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 5×1014atoms/cm2∼1×1015atoms/cm2인 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항에 있어서,상기 게이트전극은 폴리실리콘막인 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제3항에 있어서,상기 게이트전극이 폴리실리콘막인 경우, 상기 게르마늄 이온은 상기 게이트전극에도 이온주입되어 상기 게이트전극 표면을 비정질화시키는 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제3항에 있어서,상기 p형 도펀트를 이온주입하여 소스/드레인 영역을 형성하는 단계에서,상기 p형 도펀트는 상기 게이트전극에도 이온주입되는 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 p형 도펀트는 붕소 이온인 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
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| KR100679812B1 (ko) * | 2005-12-29 | 2007-02-06 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
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| KR100212010B1 (ko) * | 1995-09-14 | 1999-08-02 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| KR20010065153A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 쉘로우 정션 트랜지스터 제조 방법 |
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-
2002
- 2002-07-19 KR KR1020020042301A patent/KR20040008633A/ko not_active Application Discontinuation
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