JP2005244176A - 半導体素子の酸化膜形成方法 - Google Patents

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Abstract

【課題】 本発明は、インタフェーストラップチャージ及びオキサイドトラップチャージの密度を減らすことが可能な半導体素子の酸化膜形成方法を提供する。
【解決手段】 自然酸化膜の除去されたシリコン基板を提供する段階と、酸化工程を行って前記シリコン基板上に酸化膜を形成する段階と、前記酸化膜の内部に存在するトラップチャージを減少させるために不活性ガスと酸素ガスとの混合ガス雰囲気の下で高温熱処理工程を行う段階とを含むことを特徴とする。
【選択図】 図２

Description

本発明は、半導体素子の酸化膜形成方法に係り、特に、高品質を要するトランジスタのゲート酸化膜またはフラッシュ素子のトンネル酸化膜形成方法に関する。
従来のフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）素子のトンネル酸化膜及びその他のメモリ素子又はロジック素子のゲート酸化膜は、その用途上、高い水準の品質が要求されなければならない。このような高品質の酸化膜を決定する主要因子としては、インタフェーストラップチャージ(Interface Trap Charge)及びオキサイドトラップチャージ(Oxide Trap Charge)の密度(Density)がある。
インタフェーストラップチャージはシリコン（Ｓｉ）基板と酸化膜が隣接の境界面に集中的に存在し、オキサイドトラップチャージは酸化膜のバルク、及びシリコンと酸化膜との境界面に全て存在するが、電子(Electron)のトラップされたチャージは主にバルクに存在し、ホールのトラップされたチャージは主にシリコンと酸化膜との境界面に存在する。
したがって、高品質の酸化膜を形成するためにはインタフェーストラップチャージ及びオキサイドトラップチャージの密度を減らすことが重要な技術的課題として残っているのが実情である。すなわち、インタフェーストラップチャージ及びオキサイドトラップチャージの密度が高い酸化膜をゲート酸化膜及びトンネル酸化膜として用いると、トラップチャージにトラップされる電荷によってトランジスタのしきい値電圧ドリフト(Threshold Voltage Drift)現象が発生するという問題点がある。また、酸化膜のブレークダウン(Breakdown)現象が瞬く間に発生するという問題点がある。
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、インタフェーストラップチャージ及びオキサイドトラップチャージの密度を減らすことが可能な半導体素子の酸化膜形成方法を提供することにある。
上記目的を達成するための本発明は、自然酸化膜の除去されたシリコン基板を提供する段階と、酸化工程を行って前記シリコン基板上に酸化膜を形成する段階と、前記酸化膜の内部に存在するトラップチャージを減少させるために不活性ガスと酸素ガスとの混合ガス雰囲気の下で高温熱処理工程を行う段階とを含む、半導体素子の酸化膜形成方法を提供する。
好ましくは、前記酸化膜の形成後、前記シリコン基板と前記酸化膜間のインタフェーストラップチャージを減少させるための前処理熱工程を行う段階をさらに含むことができる。
好ましくは、前記前処理熱工程は、８５０℃以上、且つ９５０℃以下の温度とＮ２ＯガスまたはＮＯガス雰囲気の下で約５分間以上、且つ１５分間以下、アニーリングを行うことができる。
好ましくは、前記高温熱処理工程は、９５０℃以上、且つ１１００℃以下の温度と不活性ガスと酸素ガスとの混合ガス雰囲気の下で５分間以上、且つ１５分間以下行うことができる。
好ましくは、前記酸化工程は、水素と酸素を高温で反応させて蒸気に作った後、前記シリコン基板の表面に噴射して行うか、或いは前記蒸気に塩素が含まれたＴＣＡ（Trichloroethane；トリクロロエタン）ガスまたはＴＣＥ（Trichloroethylene；トリクロロエチレン）ガスを共に注入して行うことができる。
また、本発明は、シリコン基板をチャンバーの内部にロードした後、前記チャンバーの内部温度が第１温度となるように第１ランプアップを行う段階と、前記第１温度の下で酸化工程を行って前記シリコン基板上に酸化膜を形成する段階と、前記チャンバーの内部温度が第２温度となるように第２ランプアップを行う段階と、前記第２温度と窒素ガス雰囲気の下で前処理熱工程を行う段階と、前記チャンバーの内部温度が第３温度となるように第３ランプアップを行う段階と、前記第３温度及び不活性ガスと酸素ガスとの混合ガス雰囲気の下で高温熱処理工程を行う段階と、前記チャンバーの内部温度がアンローディング温度となるようにランプダウンした後、前記シリコン基板を前記チャンバーの外部にアンロードする段階とを含む、半導体素子の酸化膜形成方法を提供する。
好ましくは、前記前処理熱工程は、前記チャンバーの内部温度の安定化のために約４分間以上、且つ６分間以下、Ｎ２ガス雰囲気の下で安定化する段階と、Ｎ２ＯガスまたはＮＯガス雰囲気の下で約５分間以上、且つ１５分間以下、アニーリングを行う段階と、Ｎ２ガス雰囲気の下で４分間以上、且つ６分間以下、ポストアニーリングを行う段階とを含むことができる。
好ましくは、前記高温熱処理工程は、Ｎ２ガスとＯ２ガスとの混合ガス雰囲気またはＡｒガスとＯ２ガスとの混合ガス雰囲気の下で５分間以上、且つ１５分間以下行うことができる。
好ましくは、前記第１ランプアップは３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で行い、前記第２ランプアップはＮ２ガス雰囲気の下で３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で２０分間以上、且つ４０分間以下行い、前記第３ランプアップは３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で４分間以上、且つ６分間以下行うことができる。
好ましくは、前記第１温度は７００℃以上、且つ８００℃以下であり、前記第２温度は８５０℃以上、且つ９５０℃以下であり、前記第３温度は９５０℃以上、且つ１１００℃以下であることが効果的である。
本発明は、酸化膜の形成後に、高温熱処理工程と前処理熱工程によってインタフェーストラップチャージ及びオキサイドトラップチャージを減少させることができる。
また、本発明は、トラップチャージの減少した高品質の酸化膜を形成することにより、素子の信頼度特性を改善し且つしきい値電圧の変化を防止することができる。
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。
インタフェーストラップチャージ密度は、酸化工程後、窒素Ｎまたは水素Ｈの原子を置換させて減らすことができる。また、オキサイドトラップチャージ密度を減らすために酸化工程の際にアンビエント(Ambient)でＨ２とＯ２を反応させて作るスチームを使用することもできる。
オキサイドトラップチャージの中でも、電子によるトラップチャージは、酸化膜のバルクに主に分布し、酸化工程の際に工程条件に応じて様々な密度差異を示している。このような電子によるトラップチャージ密度は、酸化工程後に所定の熱処理工程によって減らすことができる。ホールによるトラップチャージ密度は酸化工程中または後続の熱工程時に十分な酸素を供給して減らすことができる。
図１は本発明に係る酸化膜の製造方法を説明するための断面図である。図２（ａ）は本発明に係る酸化膜の製造方法を説明するための概念図である。
図１（ａ）及び図２（ａ）を参照すると、シリコン基板100をチャンバーにロードした後、酸化工程を行ってシリコン基板100上に酸化膜110を形成する。
チャンバーにシリコン基板100をロードする前に、シリコン基板100上に形成された自然酸化膜を除去するための洗浄工程を行うことが好ましい。洗浄工程は、ＨＦまたはＢＯＥ(Buffer Oxide Etchant)などの化学溶液を用いて行うことが好ましい。洗浄工程を行わない場合には、シリコン基板100上に残留する自然酸化膜によって、後続の工程で形成される酸化膜110の膜質が低下するという問題点が発生する。
シリコン基板100をチャンバーの内部にロードした後、酸化工程の際に使用される温度となるようにチャンバーの内部温度をランプアップさせる。ランプアップ速度は３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下とすることが好ましい。ローディング時の温度は５５０℃以上、且つ７００℃以下であることが好ましく、６２０℃以上、且つ６８０℃以下でロードすることが最も好ましい。
前記酸化工程は、酸化剤として酸素のみを使用し、或いは水素と酸素を高温で反応させて蒸気に作った後、シリコン基板100の表面に噴射して行うことが好ましい。また、酸化工程は、酸化膜110内の流動性イオン(Mobile Ion)を減らすために、蒸気に塩素(Chlorine)が含まれたＴＣＡ（Trichloroethane；トリクロロエタン）またはＴＣＥ（Trichloroethylene；トリクロロエチレン）などのガスを共に注入して行うことが好ましい。酸化工程の温度は、膜の特性側面でできる限り高く維持することが効果的である。
したがって、酸化工程の温度は７００℃以上、且つ８００℃以下であることが好ましく、７３０℃以上、且つ７７０℃以下で酸化を行うことが最も好ましい。上述した温度で酸化工程を行うと、酸化膜110の膜質を均一にすることができるうえ、結合を強化することができる。前記酸化工程の条件と時間を調節して、目標の厚さを有する酸化膜110を形成する。本実施例では、厚さ約３０Å〜２００Åの酸化膜110を形成することが好ましく、厚さ５０Å〜１３０Åの酸化膜110を形成することが最も好ましい。
上述した酸化工程によって酸化膜110を形成し、酸化剤の注入を中断した後、不活性ガスをチャンバーの内部に注入して残留の酸化剤を完全にチャンバーの外部に排気する。前記不活性ガスとしてはＮ２ガスを用いることが効果的である。
図１（ｂ）及び図２（ａ）を参照すると、窒素ガス雰囲気で、シリコン基板100と酸化膜110間のインタフェーストラップチャージを減少させるための前処理熱工程を行うことが好ましい。前処理熱工程は、チャンバーの温度を安定化する段階と、アニーリングする段階と、ポストアニーリングする段階とからなることが好ましい。
まず、前処理熱工程の際に使用される温度となるように、チャンバーの内部温度をランプアップさせる。この際、本実施例では、前処理熱工程の温度を８５０℃以上、且つ９５０℃以下にすることが好ましい。したがって、不活性ガス雰囲気の下で３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度でチャンバーの内部温度を上昇させて前処理熱工程の温度まで漸次上昇させることが好ましい。さらに好ましくは、チャンバーの内部温度を４℃／ｍｉｎ以上、且つ６℃／ｍｉｎ以下のランプアップ速度で約２０分間以上、且つ４０分間以下、ランプアップさせることが非常に効果的である。上述した不活性ガスとしてはＮ２ガスを使用することが好ましい。
チャンバーの温度をランプアップさせた後、チャンバー内部の温度の安定化のために約４分間以上、且つ６分間以下、Ｎ２ガス雰囲気の下で安定化することが好ましい。これはランプアップによる温度の不安定を安定化させるためである。
温度の安定化後、８５０℃以上、且つ９５０℃以下の温度とＮ２ＯガスまたはＮＯガス雰囲気の下で約５分間以上、且つ１５分間以下、アニーリングを行うことが好ましい。本実施例では、約８分間以上、且つ１２分間以下、アニーリングを行うことが最も好ましい。これは、過度なアニーリングによる熱的ストレスを減らし、インタフェーストラップチャージを効果的に窒素で置換させることができるためである。
アニーリング後、８５０℃以上、且つ９５０℃以下の温度とＮ２ガス雰囲気の下で４分間以上、且つ６分間以下、ポストアニーリングを行うことが好ましい。これは熱的ストレスを減らし、窒素置換効果を上昇させ、アニーリング段階で用いたガスを排気することができるためである。
図１（ｃ）及び図２（ａ）を参照すると、オキサイドトラップチャージを減少させるための高温熱処理工程を行う。
高温熱処理工程の前に、高温熱処理工程の際に用いられる温度となるようにチャンバーの内部温度をランプアップさせる。ランプアップは３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で行うことが好ましい。さらに好ましくは、チャンバーの内部温度を４℃／ｍｉｎ以上、且つ６℃／ｍｉｎ以下のランプアップ速度で約４分間以上、且つ６分間以下、ランプアップさせることが効果的である。
また、高温熱処理のためのランプアップの際に、チャンバーの内部は不活性ガスまたは不活性ガスに酸素が混合されたガスの雰囲気の下で行うことが好ましい。不活性ガスとしては窒素ガスまたはアルゴンガスを使用することが好ましい。これにより、ランプアップ時間にシリコン基板と酸化膜との境界面の付近でホールトラップチャージが発生することを防止することができる。
ランプアップの後、オキサイドトラップチャージの減少のために９５０℃以上、且つ１１００℃以下の温度及び不活性ガスと酸素ガスとの混合ガス雰囲気の下で高温熱処理工程を行うことが好ましい。すなわち、Ｎ２ガスとＯ２ガスとの混合ガス雰囲気またはＡｒガスとＯ２ガスとの混合ガス雰囲気の下で行うことが好ましい。また、Ｎ２ＯガスまたはＮＯガス雰囲気の下で行うこともできる。高温熱処理工程は５分間以上、且つ１５分間以下行うことが好ましい。本実施例では、上述した温度とガス雰囲気の下で８分間以上、且つ１２分間以下、高温熱処理工程を行うことが最も好ましい。
上述した工程条件によって高温熱処理工程を行うと、サーマルバジェットを有すると同時に十分な酸素を供給して酸化膜110の内部に存在するオキサイドトラップチャージを減少させて最小化することができる。これに関する具体的な効果は後述する。
高温熱処理工程の後、所定の時間チャンバーの温度を、チャンバーの内部温度がアンローディング温度となるようにランプダウンし、チャンバーの外部にウェーハをアンロードする。ランプダウンは２℃／ｍｉｎ以上、且つ４℃／ｍｉｎ以下のランプダウン速度でチャンバーの温度を下降させるが、約６０分間以上、且つ７０分間以下行うことが好ましい。ランプダウンの際、チャンバーの内部は不活性ガス雰囲気であることが好ましい。チャンバーの外部にウェーハをアンロードする時の温度は約７５０℃以上、且つ８５０℃以下であることが好ましい。
図２（ｂ）は本発明に係る熱処理工程によるオキサイドトラップチャージのレベルを示すグラフである。
図２（ｂ）の「Ａ」グラフは、９５０℃以上の温度及び不活性ガスと酸素ガスとの混合ガス雰囲気の下で約１０分間以上高温熱処理工程を行った場合のオキサイドトラップチャージレベルを示すもので、図２（ｂ）の「Ｂ」グラフは、高温熱処理工程を行なわなかった場合のオキサイドトラップチャージレベルを示すものである。図２（ｂ）に示すように、本発明の高温熱処理工程を行った場合、トラップチャージレベルが減少することが分る。
本発明の活用例として、半導体素子の酸化膜形成方法に適用出来、特に、高品質を要するトランジスタのゲート酸化膜またはフラッシュ素子のトンネル酸化膜形成方法に適用出来る。
本発明に係る酸化膜の製造方法を説明するための断面図である。 （ａ）は本発明に係る酸化膜の製造方法を説明するための概念図、（ｂ）は本発明に係る熱処理工程によるオキサイドトラップチャージレベルを示すグラフである。
符号の説明
100…シリコン基板
110…酸化膜

Claims (10)

  1. 自然酸化膜の除去されたシリコン基板を提供する段階と、
    酸化工程を行って前記シリコン基板上に酸化膜を形成する段階と、
    前記酸化膜の内部に存在するトラップチャージを減少させるために不活性ガスと酸素ガスとの混合雰囲気の下で高温熱処理工程を行う段階とを含むことを特徴とする半導体素子の酸化膜形成方法。
  2. 前記酸化膜の形成後に、前記シリコン基板と前記酸化膜間のインタフェーストラップチャージを減少させるための前処理熱工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
  3. 前記前処理熱工程は、８５０℃以上、且つ９５０℃以下の温度とＮ２ＯガスまたはＮＯガスの雰囲気下で約５分間以上、且つ１５分間以下行うアニーリングであることを特徴とする請求項２記載の半導体素子の酸化膜形成方法。
  4. 前記高温熱処理工程は、９５０℃以上、且つ１１００℃以下の温度及び不活性ガスと酸素ガスとの混合ガス雰囲気の下で５分間以上、且つ１５分間以下行うことを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
  5. 前記酸化工程は、水素と酸素を高温で反応させて蒸気に作った後、前記シリコン基板の表面に噴射して行うか、或いは前記蒸気に塩素が含まれたＴＣＡガスまたはＴＣＥガスを共に注入して行うことを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
  6. シリコン基板をチャンバーの内部にロードした後、前記チャンバーの内部温度が第１温度となるように第１ランプアップを行う段階と、
    前記第１温度の下で酸化工程を行って前記シリコン基板上に酸化膜を形成する段階と、
    前記チャンバーの内部温度が第２温度となるように第２ランプアップを行う段階と、
    前記第２温度と窒素ガス雰囲気の下で前処理熱工程を行う段階と、
    前記チャンバーの内部温度が第３温度となるように第３ランプアップを行う段階と、
    前記第３温度及び不活性ガスと酸素ガスとの混合ガス雰囲気の下で高温熱処理工程を行う段階と、
    前記チャンバーの内部温度がアンローディング温度となるようにランプダウンした後、前記シリコン基板を前記チャンバーの外部にアンロードする段階とを含む半導体素子の酸化膜形成方法。
  7. 前記前処理熱工程は、
    前記チャンバー内部の温度安定化のために約４分間以上、且つ６分間以下、Ｎ２ガス雰囲気の下で安定化する段階と、
    Ｎ２ＯガスまたはＮＯガス雰囲気の下で約５分間以上、且つ１５分間以下、アニーリングを行う段階と、
    Ｎ２ガス雰囲気の下で４分間以上、且つ６分間以下、ポストアニーリングを行う段階とを含むことを特徴とする請求項６記載の半導体素子の酸化膜形成方法。
  8. 前記高温熱処理工程は、Ｎ２ガスとＯ２ガスとの混合ガス雰囲気またはＡｒガスとＯ２ガスとの混合ガス雰囲気の下で５分間以上、且つ１５分間以下行うことを特徴とする請求項６記載の半導体素子の酸化膜形成方法。
  9. 前記第１ランプアップは、３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で行い、前記第２ランプアップはＮ２ガス雰囲気の下で３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で２０分間以上、且つ４０分間以下行い、前記第３ランプアップは３℃／ｍｉｎ以上、且つ１０℃／ｍｉｎ以下のランプアップ速度で４分間以上、且つ６分間以下行うことを特徴とする請求項６記載の半導体素子の酸化膜形成方法。
  10. 前記第１温度は、７００℃以上、且つ８００℃以下であり、前記第２温度は８５０℃以上、且つ９５０℃以下であり、前記第３温度は９５０℃以上、且つ１１００℃以下であることを特徴とする請求項６記載の半導体素子の酸化膜形成方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006082468A1 (en) * 2005-02-03 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Method for high-temperature annealing a multilayer wafer
KR100695004B1 (ko) * 2005-11-01 2007-03-13 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100818426B1 (ko) * 2006-08-31 2008-04-01 동부일렉트로닉스 주식회사 산화막 하드 마스크 피트 결함 방지 방법
US7592274B2 (en) * 2006-09-29 2009-09-22 Oki Semiconductor Co., Ltd. Method for fabricating semiconductor element
GB2499816A (en) 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow
US20140342473A1 (en) * 2013-05-14 2014-11-20 United Microelectronics Corp. Semiconductor processing method
CN105185700B (zh) * 2015-08-11 2018-05-29 上海华力微电子有限公司 超薄栅氧的制备方法
CN106548937B (zh) * 2015-09-18 2019-06-25 上海先进半导体制造股份有限公司 退火的工艺方法
CN106206266B (zh) * 2016-07-22 2020-02-04 上海芯导电子科技有限公司 一种推阱工艺
US9954176B1 (en) 2016-10-06 2018-04-24 International Business Machines Corporation Dielectric treatments for carbon nanotube devices
CN109004063B (zh) * 2018-07-06 2020-06-09 横店集团东磁股份有限公司 一种晶硅太阳电池的热氧化方法
CN110473780B (zh) * 2019-08-30 2021-12-10 上海华力微电子有限公司 改善栅极氧化层的方法及半导体器件的制造方法
CN113026002A (zh) * 2021-03-03 2021-06-25 陕西雷翔新材料科技有限公司 一种薄膜金属氧化物结构及其制造方法
CN116959961A (zh) * 2023-08-22 2023-10-27 中环领先半导体材料有限公司 一种晶圆及其制备方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176125A (ja) * 1985-01-31 1986-08-07 Toshiba Corp シリコン熱酸化膜の形成方法
JPS634624A (ja) * 1986-06-25 1988-01-09 Sony Corp 半導体装置の製造方法
JPS63111632A (ja) * 1986-10-23 1988-05-16 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 二酸化シリコン層の安定化方法
JPS63199434A (ja) * 1987-02-16 1988-08-17 Oki Electric Ind Co Ltd 絶縁膜の形成方法
JPH0316215A (ja) * 1989-06-14 1991-01-24 Matsushita Electron Corp シリコン熱酸化膜の形成方法
JPH05160114A (ja) * 1991-12-06 1993-06-25 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH05198573A (ja) * 1991-03-15 1993-08-06 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH07201846A (ja) * 1993-12-28 1995-08-04 Sony Corp Ｃｖｄ酸化膜の界面酸化方法
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH07335876A (ja) * 1994-06-10 1995-12-22 Sony Corp ゲート絶縁膜の形成方法
JPH09153489A (ja) * 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2000114253A (ja) * 1998-09-30 2000-04-21 Toshiba Corp 半導体酸化膜形成法
JP2000183055A (ja) * 1998-12-11 2000-06-30 Samsung Electronics Co Ltd 低圧下のシリコン酸化膜及び酸窒化膜形成方法
JP2000216156A (ja) * 1999-01-21 2000-08-04 Sony Corp シリコン窒化酸化膜の形成方法及びｐ形半導体素子の製造方法
JP2004214636A (ja) * 2003-01-07 2004-07-29 Hynix Semiconductor Inc 半導体素子のゲート酸化膜の形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5137147B2 (ja) * 1971-08-20 1976-10-14
US5057463A (en) * 1990-02-28 1991-10-15 Sgs-Thomson Microelectronics, Inc. Thin oxide structure and method
KR19980055759A (ko) 1996-12-28 1998-09-25 김영환 폴리실리콘층 형성 방법
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
US5849643A (en) * 1997-05-23 1998-12-15 Advanced Micro Devices, Inc. Gate oxidation technique for deep sub quarter micron transistors
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4538693B2 (ja) * 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
US6190973B1 (en) * 1998-12-18 2001-02-20 Zilog Inc. Method of fabricating a high quality thin oxide
US6670242B1 (en) * 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6180543B1 (en) * 1999-07-06 2001-01-30 Taiwan Semiconductor Manufacturing Company Method of generating two nitrogen concentration peak profiles in gate oxide
US7148153B2 (en) * 2000-06-20 2006-12-12 Agere Systems Inc. Process for oxide fabrication using oxidation steps below and above a threshold temperature
US6448126B1 (en) * 2001-08-07 2002-09-10 Macronix International Co. Ltd. Method of forming an embedded memory

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176125A (ja) * 1985-01-31 1986-08-07 Toshiba Corp シリコン熱酸化膜の形成方法
JPS634624A (ja) * 1986-06-25 1988-01-09 Sony Corp 半導体装置の製造方法
JPS63111632A (ja) * 1986-10-23 1988-05-16 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 二酸化シリコン層の安定化方法
JPS63199434A (ja) * 1987-02-16 1988-08-17 Oki Electric Ind Co Ltd 絶縁膜の形成方法
JPH0316215A (ja) * 1989-06-14 1991-01-24 Matsushita Electron Corp シリコン熱酸化膜の形成方法
JPH05198573A (ja) * 1991-03-15 1993-08-06 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH05160114A (ja) * 1991-12-06 1993-06-25 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH07201846A (ja) * 1993-12-28 1995-08-04 Sony Corp Ｃｖｄ酸化膜の界面酸化方法
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH07335876A (ja) * 1994-06-10 1995-12-22 Sony Corp ゲート絶縁膜の形成方法
JPH09153489A (ja) * 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2000114253A (ja) * 1998-09-30 2000-04-21 Toshiba Corp 半導体酸化膜形成法
JP2000183055A (ja) * 1998-12-11 2000-06-30 Samsung Electronics Co Ltd 低圧下のシリコン酸化膜及び酸窒化膜形成方法
JP2000216156A (ja) * 1999-01-21 2000-08-04 Sony Corp シリコン窒化酸化膜の形成方法及びｐ形半導体素子の製造方法
JP2004214636A (ja) * 2003-01-07 2004-07-29 Hynix Semiconductor Inc 半導体素子のゲート酸化膜の形成方法

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