CN116959961A - 一种晶圆及其制备方法 - Google Patents

一种晶圆及其制备方法 Download PDF

Info

Publication number
CN116959961A
CN116959961A CN202311067864.0A CN202311067864A CN116959961A CN 116959961 A CN116959961 A CN 116959961A CN 202311067864 A CN202311067864 A CN 202311067864A CN 116959961 A CN116959961 A CN 116959961A
Authority
CN
China
Prior art keywords
oxide layer
temperature
wafer
substrate silicon
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311067864.0A
Other languages
English (en)
Inventor
谷海云
马乾志
张雨杭
姚祖英
魏启旺
张奇
罗朝阳
李志才
马坤
孙晨光
王彦君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhonghuan Advanced Semiconductor Materials Co Ltd
Original Assignee
Zhonghuan Advanced Semiconductor Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhonghuan Advanced Semiconductor Materials Co Ltd filed Critical Zhonghuan Advanced Semiconductor Materials Co Ltd
Priority to CN202311067864.0A priority Critical patent/CN116959961A/zh
Publication of CN116959961A publication Critical patent/CN116959961A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本申请公开了一种晶圆及其制备方法，制备方法包括：提供衬底硅层，进行第一次升温；对衬底硅层进行第一次热氧化，在衬底硅层表面形成第一氧化层；进行第二次升温；对衬底硅层进行第二次热氧化，在衬底硅层表面形成第二氧化层；进行第三次升温；对衬底硅层进行第三次热氧化，在衬底硅层表面形成第三氧化层；降温，得到晶圆。通过分阶段升温，对衬底硅层进行分步氧化，先形成的氧化层可以作为缓冲层，减少晶圆材料表面和内部受热不均匀导致的应力损伤，同时通过控制升降温速率，减少因内外受热不均匀带来的内部结构损伤，在生长较厚的氧化层情况下，实现最终氧化硅片的应力损伤达到最小的效果。

Description

一种晶圆及其制备方法
技术领域
本申请属于半导体制造技术领域，具体涉及一种晶圆及其制备方法。
背景技术
绝缘体上硅(SOI)技术以其独特的结构有效地克服了体硅集成电路的很多不足，充分发挥了体硅集成电路技术的优势，具有寄生电容小、短沟道效应小、继承密度高、速度快、功耗低等优点。在SOI的制备工艺中，通过在硅和二氧化硅或二氧化硅和二氧化硅之间使用键合技术，两个晶圆能够紧密键合在一起，并且在中间形成二氧化硅层充当绝缘层。
在SOI工艺中，晶圆在高温中氧化形成氧化层的过程中，氧化层会受热膨胀，由于硅晶体和氧化层之间的粘附力，氧化层将施加保持应力在硅晶片上。随着温度的升高，这种保持应力会增加，最终导致晶圆产生裂纹或去结构性破坏，即产生应力损伤。此外，一些杂质元素的存在也可能导致晶圆的应力损伤。因此，如何尽量减少晶圆应力损伤的发生，是SOI工艺中需要进行改进的。
发明内容
本申请提供一种晶圆及其制备方法，旨在解决现有的晶圆氧化制备工艺中产生应力损伤，影响晶圆的力学性能和电学性能的问题。
一方面，本申请提供一种晶圆的制备方法，包括如下步骤：
提供衬底硅层，进行第一次升温；
对所述衬底硅层进行第一次热氧化，在所述衬底硅层表面形成第一氧化层；
进行第二次升温；
对所述衬底硅层进行第二次热氧化，在所述衬底硅层表面形成第二氧化层；
进行第三次升温；
对所述衬底硅层进行第三次热氧化，在所述衬底硅层表面形成第三氧化层；
降温，得到所述晶圆。
在一些实施例中，所述第一次升温的起点温度为：650～750℃；和/或，
所述降温的终点温度为：650～750℃。
在一些实施例中，所述第一次热氧化的第一温度T1，所述第二次热氧化的第二温度T2，所述第三次热氧化的第三温度T3，满足：
900℃≤T1≤1000℃，1000℃≤T2≤1050℃，且1050℃≤T3≤1150℃。
在一些实施例中，所述第一温度T1、第二温度T2和第三温度T3满足：
50℃≤T2-T1≤150℃；和/或，
50℃≤T3-T2≤100℃。
在一些实施例中，所述第一次升温的时间t1，所述第二次升温的时间t3，所述第三次升温的时间t5，满足：
50min≤t1≤100min，60min≤t3≤150min，且30min≤t5≤60min。
在一些实施例中，所述第一次热氧化的时间t2，所述第二次热氧化的时间t4，所述第三次热氧化的时间t6，满足：
200min≤t2≤450min，120min≤t4≤300min，且600min≤t6≤1200min。
在一些实施例中，所述t2和t4满足：
80min≤t2-t4≤150min。
在一些实施例中，所述降温速率为：0.5～2℃/min。
在一些实施例中，所述升温的步骤中，通入氧气单一气体，或通入氧气和氮气的混合气体。
在一些实施例中，当通入氧气单一气体，所述氧气的流量为5～10slm。
在一些实施例中，当通入氧气和氮气的混合气体，所述氮气的流量为5～10slm，所述氧气在所述混合气体中的比例为1％～5％。
另一方面，本申请提供一种晶圆，由上述任意一种制备方法制得，晶圆包括：衬底硅层、第一氧化层、第二氧化层和第三氧化层；所述第三氧化层、第二氧化层、第一氧化层沿远离所述衬底硅层方向依次排列；所述氧化层的划伤长度小于等于15mm。
在一些实施例中，所述第一氧化层、第二氧化层、第三氧化层的总厚度为：2～3μm。
本申请所提供的晶圆的制备方法，包括：提供衬底硅层，进行第一次升温；对所述衬底硅层进行第一次热氧化，在所述衬底硅层表面形成第一氧化层；进行第二次升温；对所述衬底硅层进行第二次热氧化，在所述衬底硅层表面形成第二氧化层；进行第三次升温；对所述衬底硅层进行第三次热氧化，在所述衬底硅层表面形成第三氧化层；降温，得到所述晶圆。通过分阶段升温，对衬底硅层进行分步氧化，先形成的氧化层可以作为缓冲层，减少晶圆材料表面和内部受热不均匀导致的应力损伤，同时通过控制升降温速率，减少晶圆因内外受热不均匀带来的晶体结构损伤，在生长较厚的氧化层情况下，实现最终氧化膜的应力损伤达到最小的效果。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的一种晶圆的制备方法的流程示意图；
图2为本申请实施例提供的一种晶圆的结构示意图；
图3为本申请实施例1提供的衬底硅层经过第一次氧化后的XRT表征图；
图4为本申请实施例1提供的衬底硅层经过第二次氧化后的XRT表征图；
图5为本申请实施例1提供的衬底硅层经过第三次氧化后的XRT表征图；
图6为本申请实施例2～6制备的晶圆的XRT表征图；
图7为本申请对比例1～5制备的晶圆的XRT表征图。
附图标记：101-衬底硅层，102-第一氧化层，103-第二氧化层，104-第三氧化层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。
本申请实施例提供一种晶圆及其制备方法。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
首先，本申请实施例提供一种晶圆的制备方法，如图1所示，包括如下步骤：
提供衬底硅层101，进行第一次升温；
对衬底硅层101进行第一次热氧化，在衬底硅层101表面形成第一氧化层102；
进行第二次升温；
对衬底硅层101进行第二次热氧化，在衬底硅层101表面形成第二氧化层103；
进行第三次升温；
对衬底硅层101进行第三次热氧化，在衬底硅层101表面形成第三氧化层104；
降温，得到晶圆。
在SOI工艺中，硅片在高温中氧化形成氧化层的过程中，形成的SiO2具有比硅本身更高的热膨胀系数。在高温下，氧化层会膨胀，由于硅晶片和氧化层之间的粘附力，氧化层将施加保持应力在硅晶片上。随着温度的升高，这种保持应力会增加，最终导致整个晶圆体内发生裂纹或结构性破坏，形成应力损伤；此外，在晶圆受热的过程中，由于硅晶片的局部边缘会与承载晶圆的晶舟接触，而晶舟的温度理论高于硅晶片的温度，因此会造成硅晶片与晶舟接触的位置温度高于晶圆体内温度，同样会导致硅晶片表面和体内受热不均匀，令硅晶片和晶舟接触的位置也产生应力损伤。
在本实施例提供的晶圆的制备方法中，第一次升温后对衬底硅层101进行热氧化得到第一氧化层102，第一氧化层102为中凹结构；第二次升温后对衬底硅层继续进行热氧化得到第二氧化层103，结合第一次热氧化成的中凹结构，获得较平整的氧化膜结构；第三次升温后热氧化得到第三层氧化层104，形成最终完整的氧化膜。通过第一次及第二次升温氧化的过程生长一定厚度的氧化膜，在衬底硅层101和晶舟之间形成缓冲层，避免衬底硅层101局部边缘温度过高导致受热不均，之后在较高的温度下，生长至最终得到较厚的氧化膜，同时得到较低应力损伤的晶圆。
在一些实施方式中，第一次升温的起点温度为：650～750℃；降温的终点温度为：650～750℃。可以理解的是，第一次加热的起始温度(单位：℃)和降温的终点温度(单位：℃)的取值可以为650、655、660、665、670、675、680、685、690、695、700、705、710、715、720、725、735、740、745、750中的任一值或任意两值之间的范围。当第一次加热的起始温度和降温的终点温度分别满足上述的范围要求时，能够确保加热氧化是形成的氧化层性能表现较为理想。
在一些实施方式中，第一次热氧化的第一温度T1，第二次热氧化的第二温度T2，第三次热氧化的第三温度T3，满足：900℃≤T1≤1000℃，1000℃≤T2≤1050℃，且1050℃≤T3≤1150℃。可以理解的是，T1(单位：℃)取值可以为900、910、920、930、940、950、960、970、980、990、1000中的任一值或任意两值之间的范围；T2(单位：℃)取值可以为1000、1010、1020、1030、1040、1050中的任一值或任意两值之间的范围；T3(单位：℃)取值可以为1050、1060、1070、1080、1090、1100中的任一值或任意两值之间的范围。
进一步地，第一温度T1、第二温度T2和第三温度T3满足：50℃≤T2-T1≤150℃；50℃≤T3-T2≤100℃。可以理解的是，T2-T1(单位：℃)取值可以为50、60、70、80、90、100、110、120、130、140、150中的任一值或任意两值之间的范围；T3-T2(单位：℃)取值可以为50、60、70、80、90、100中的任一值或任意两值之间的范围。当T1、T2、T3和三者之间大小关系分别满足上述的范围要求时，能够确保氧化的效果较好，形成的氧化膜质量良好。
在一些实施方式中，第一次升温的时间t1，第二次升温的时间t3，第三次升温的时间t5，满足：50min≤t1≤100min，60min≤t3≤150min，且30min≤t5≤60min。可以理解的是，t1(单位：min)取值可以为50、60、70、80、90、100中的任一值或任意两值之间的范围；t3(单位：min)取值可以为60、70、80、90、100、110、120、130、140、150中的任一值或任意两值之间的范围；t5(单位：min)取值可以为30、35、40、45、50、55、60中的任一值或任意两值之间的范围。当t1、t3、t5分别满足上述的范围要求时，能够确保第一氧化层(102)、第二氧化层(103)和第三氧化层(104)达到理想厚度的同时确保最小的应力损伤。
在一些实施方式中，第一次热氧化的时间t2，第二次热氧化的时间t4，第三次热氧化的时间t6，满足：200min≤t2≤450min，120min≤t4≤300min，且600min≤t6≤1200min。可以理解的是，t2(单位：min)取值可以为200、250、300、350、400、450的任一值或任意两值之间的范围；t4(单位：min)取值可以为120、140、160、200、220、240、260、280、300中的任一值或任意两值之间的范围；t6(单位：min)取值可以为600、700、800、900、1000、1100、1200中的任一值或任意两值之间的范围。
进一步地，t2和t4满足：80min≤t2-t4≤150min。可以理解的是，t2-t4(单位：min)取值可以为80、90、100、110、120、130、140、150、160的任一值或任意两值之间的范围。当t2、t4、t6以及t2和t4之间的关系分别满足上述的范围要求时，能够确保每一次的氧化效果较好，第二氧化层103形成的厚度能较好地保护第三氧化层104的生长，避免形成应力损伤。
在一些实施方式中，降温的速率v4为：0.5～2℃/min。可以理解的是，v4的取值(单位：℃/min)可以为0.5、0.6、0.8、1.0、1.2、1.4、1.6、1.8、2.0中的任一值或任意两值之间的范围。当上述速率的取值和关系分别满足上述的范围要求时，能够确保衬底硅层101和形成的氧化层均匀受热，由于当升降温速率过大时，晶体内部会在短时间内发生膨胀或收缩，产生较为严重的应力损伤，因此控制升降温速率可以避免晶圆产生结构损伤。
在一些实施方式中，在升温的步骤中，通入氧气单一气体，或通入氧气和氮气的混合气体。
当通入氧气单一气体，氧气的流量为5～10slm。可以理解的是，氧气的流量取值(单位：slm)可以为5、6、7、8、9、10中的任一值或任意两值之间的范围。
当通入氧气和氮气的混合气体，氮气的流量为5～10slm，氧气在混合气体中的含量为1％～5％。可以理解的是，氮气的流量取值(单位：slm)可以为5、6、7、8、9、10中的任一值或任意两值之间的范围；氧气含量的取值可以为1％、2％、3％、4％、5％中的任一值或任意两值之间的范围。
其次，本申请还提供一种晶圆，如图2所示，包括：衬底硅层101、第一氧化层102、第二氧化层103和第三氧化层104；第三氧化层104、第二氧化层103、第一氧化层102沿远离衬底硅层101方向依次排列；晶圆的slip最大长度小于等于15mm。
在一些实施方式中，第一氧化层102、第二氧化层103、第三氧化层104的总厚度为：2～3μm。可以理解的是，氧化层总厚度的取值(单位：μm)可以为2、2.2、2.4、2.6、2.8、3中的任一值或任意两值之间的范围。
实施例1
参见图1，本实施例提供一种晶圆的制备步骤，具体如下：
步骤1：将衬底硅层101放入650℃的恒温区，通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，均速升温至T1为900℃，升温速率v1为2℃/min；
步骤2：在900℃的恒温下，进行第一次热氧化，持续时间t2为200min，得到第一氧化层102；
步骤3：持续通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，升温至T2为1000℃，升温速率v2为0.3℃/min；
步骤4：在1000℃恒温下，通入H2和O2混合气体，进行第二次热氧化，H2:O2比例为2:1，持续时间t4为120min，得到第二氧化层103；
步骤5：通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，升温至T3为1050℃，升温速率v3为0.2℃/min；
步骤6：在1050℃恒温下，通入H2和O2混合气体，进行第三次热氧化，H2:O2比例为2:1，持续时间t6为600min，得到第三氧化层104；
步骤7：降温至650℃恒温区，降温速率为0.5℃/min。
在步骤2结束时，使用型号为Sensus-CS的穿透式X射线形貌仪(XRT)对晶圆体内缺陷进行表征，检测受热时应力导致的slip(滑移线)长度，检测结果如图3所示，可以看出，经过第一次氧化后slip最大长度小于10mm(晶圆直径200mm)。
在步骤4结束时，使用XRT对晶圆体内缺陷进行表征，检测受热时应力导致的slip长度，检测结果如图4所示，可以看出，经过两次氧化后slip最大长度有所增加，但仍小于15mm。
在步骤7结束时，使用XRT对晶圆体内缺陷进行表征，检测受热时应力损伤导致的slip，检测结果如图5所示，可以看出，在前两次热氧化工艺形成的氧化层的保护下，第三次热氧化工艺对晶圆体内结构损伤很小，最终的晶圆slip最大长度被控制在15mm以内。
实施例2～6制备晶圆的方法同实施例1，区别在于调整升降温速率、氧化时间、氧化温度、气体流量和氧气含量等相关参数。
实施例1～6的相关参数详见表1。
表1
对比例1
对比例1提供一种晶圆的制备步骤，具体如下：
步骤1：将衬底硅层101放入650℃的恒温区，通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，均速升温至T1为900℃，升温速率v1为6℃/min；
步骤2：在900℃的恒温下，进行第一次热氧化，持续时间t2为200min，得到第一氧化层102；
步骤3：持续通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，升温至T2为1000℃，升温速率v2为4℃/min；
步骤4：在1000℃恒温下，通入H2和O2混合气体，进行第二次热氧化，H2:O2比例为2:1，持续时间t4为120min，得到第二氧化层103；
步骤5：通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，升温至T3为1050℃，升温速率v3为2.5℃/min；
步骤6：在1050℃恒温下，通入H2和O2混合气体，进行第三次热氧化，H2:O2比例为2:1，持续时间t6为600min，得到第三氧化层104；
步骤7：降温至650℃恒温区，降温速率为2℃/min。
对比例2～3制备晶圆的方法同对比例1，区别在于调整升降温速率、氧化时间、氧化温度、气体流量和氧气含量等相关参数。
对比例1～3的相关参数详见表2。
表2
编号 对比例1 对比例2 对比例3
恒温区(℃) 650 700 750
T1(℃) 900 950 1000
T2(℃) 1000 1100 1050
T3(℃) 1050 1150 1150
氧/氮混合气体氧气含量 1％ 2％ 5％
v1(℃/min) 6 2 5
v2(℃/min) 4 1 1.8
v3(℃/min) 2.5 0.7 1.7
v4(℃/min) 2 2 3
t2(min) 200 325 350
t4(min) 120 400 200
t6(min) 600 800 1400
对比例4
本对比例提供一种晶圆的制备方法，包括如下步骤：
步骤1：将衬底硅层101放入650℃的恒温区，通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，均速升温至为1050℃，升温速率为3℃/min；
步骤2：在1050℃恒温下，通入H2和O2混合气体，进行热氧化，H2:O2比例为2:1，持续时间为1800min，得到第一氧化层102；
步骤3：降温至650℃恒温区，降温速率为2℃/min。
对比例5
步骤1：将衬底硅层101放入650℃的恒温区，通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，均速升温至1000℃，升温速率为2℃/min；
步骤4：在1000℃恒温下，通入H2和O2混合气体，进行第一次热氧化，H2:O2比例为2:1，持续时间为320min，得到第一层氧化层102；
步骤5：通入氧气和氮气的混合气体，氮气流量为6slm，氧气含量为1％，升温至为1050℃，升温速率为0.2℃/min；
步骤6：在1050℃恒温下，通入H2和O2混合气体，进行第二次热氧化，H2:O2比例为2:1，持续时间为600min，得到第二层氧化层103；
步骤7：降温至650℃恒温区，降温速率为0.5℃/min。
使用XRT对实施例1～6和对比例1～3制备得到的晶圆的氧化膜表面进行表征，检测各晶圆的氧化膜表面slip长度；同时使用独立式膜厚测量仪EFILM 2000SS对上述晶圆进行检测，通过一定波长的紫外波量测氧化膜厚度。测量结果如表3所示。
表3
实施例2～6的晶圆的XRT检测结果如图6所示，对比例1～5的晶圆的XRT检测结果如图7所示。从XRT检测结果可以看出，本申请提供的分阶段三次氧化衬底硅层的技术方案可以在确保形成较厚氧化膜的同时，有效降低晶圆最终的slip长度，通过控制气体流量和升降温速度等参数，可以进一步提高成品晶圆质量，将晶圆slip最大长度控制在15mm以下；对于仅使用一次氧化或两次氧化的工艺，或是工艺参数超出本申请范围的方法，所得到的氧化后的晶圆存在较大的应力损伤，slip最大长度均大于20mm。
以上对本申请实施例所提供的一种晶圆及其制备方法进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (13)

1.一种晶圆的制备方法，其特征在于，包括如下步骤：
提供衬底硅层(101)，进行第一次升温；
对所述衬底硅层(101)进行第一次热氧化，在所述衬底硅层(101)表面形成第一氧化层(102)；
进行第二次升温；
对所述衬底硅层(101)进行第二次热氧化，在所述衬底硅层(101)表面形成第二氧化层(103)；
进行第三次升温；
对所述衬底硅层(101)进行第三次热氧化，在所述衬底硅层(101)表面形成第三氧化层(104)；
降温，得到所述晶圆。
2.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述第一次升温的起点温度为：650～750℃；和/或，
所述降温的终点温度为：650～750℃。
3.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述第一次热氧化的第一温度T1，所述第二次热氧化的第二温度T2，所述第三次热氧化的第三温度T3，满足：
900℃≤T1≤1000℃，1000℃≤T2≤1050℃，且1050℃≤T3≤1150℃。
4.根据权利要求3所述的一种晶圆的制备方法，其特征在于，所述第一温度T1、第二温度T2和第三温度T3满足：
50℃≤T2-T1≤150℃；和/或，
50℃≤T3-T2≤100℃。
5.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述第一次升温的时间t1，所述第二次升温的时间t3，所述第三次升温的时间t5，满足：
50min≤t1≤100min，60min≤t3≤150min，且30min≤t5≤60min。
6.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述第一次热氧化的时间t2，所述第二次热氧化的时间t4，所述第三次热氧化的时间t6，满足：
200min≤t2≤450min，120min≤t4≤300min，且600min≤t6≤1200min。
7.根据权利要求6所述的一种晶圆的制备方法，其特征在于，所述t2和t4满足：
80min≤t2-t4≤150min。
8.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述降温的速率为：0.5～2℃/min。
9.根据权利要求1所述的一种晶圆的制备方法，其特征在于，所述升温的步骤中，通入氧气单一气体，或通入氧气和氮气的混合气体。
10.根据权利要求9所述的一种晶圆的制备方法，其特征在于，所述通入氧气单一气体中，所述氧气的流量为5～10slm。
11.根据权利要求9所述的一种晶圆的制备方法，其特征在于，所述通入氧气和氮气的混合气体中，所述氮气的流量为5～10slm，所述氧气在所述混合气体中的含量为1％～5％。
12.一种晶圆，其特征在于，所述晶圆由权利要求1～11中任一项所述的制备方法制得，所述晶圆包括：衬底硅层(101)、第一氧化层(102)、第二氧化层(103)和第三氧化层(104)；所述第三氧化层(104)、第二氧化层(103)、第一氧化层(102)沿远离所述衬底硅层(101)方向依次排列；所述晶圆的滑移线最大长度小于等于15mm。
13.根据权利要求12所述的一种晶圆，其特征在于，所述第一氧化层(102)、第二氧化层(103)、第三氧化层(104)的总厚度为：2～3μm。
CN202311067864.0A 2023-08-22 2023-08-22 一种晶圆及其制备方法 Pending CN116959961A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311067864.0A CN116959961A (zh) 2023-08-22 2023-08-22 一种晶圆及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311067864.0A CN116959961A (zh) 2023-08-22 2023-08-22 一种晶圆及其制备方法

Publications (1)

Publication Number Publication Date
CN116959961A true CN116959961A (zh) 2023-10-27

Family

ID=88462095

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311067864.0A Pending CN116959961A (zh) 2023-08-22 2023-08-22 一种晶圆及其制备方法

Country Status (1)

Country Link
CN (1) CN116959961A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5817581A (en) * 1995-04-21 1998-10-06 International Business Machines Corporation Process for the creation of a thermal SiO2 layer with extremely uniform layer thickness
JPH11204517A (ja) * 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
US20050186806A1 (en) * 2004-02-23 2005-08-25 Shin Seung W. Method for forming oxide film in semiconductor device
CN103456616A (zh) * 2013-09-02 2013-12-18 上海华力微电子有限公司 制备栅氧层的工艺
CN109887854A (zh) * 2017-12-06 2019-06-14 爱思开矽得荣株式会社 识别晶片中缺陷区域的方法
CN110120338A (zh) * 2019-05-21 2019-08-13 武汉新芯集成电路制造有限公司 栅氧化层的形成方法、半导体器件及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5817581A (en) * 1995-04-21 1998-10-06 International Business Machines Corporation Process for the creation of a thermal SiO2 layer with extremely uniform layer thickness
JPH11204517A (ja) * 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
US20050186806A1 (en) * 2004-02-23 2005-08-25 Shin Seung W. Method for forming oxide film in semiconductor device
CN103456616A (zh) * 2013-09-02 2013-12-18 上海华力微电子有限公司 制备栅氧层的工艺
CN109887854A (zh) * 2017-12-06 2019-06-14 爱思开矽得荣株式会社 识别晶片中缺陷区域的方法
CN110120338A (zh) * 2019-05-21 2019-08-13 武汉新芯集成电路制造有限公司 栅氧化层的形成方法、半导体器件及其形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张亚非等: "《半导体集成电路制造技术》", 30 June 2006, 高等教育出版社, pages: 174 *

Similar Documents

Publication Publication Date Title
US8236667B2 (en) Silicon on insulator (SOI) wafer and process for producing same
WO2000062343A1 (fr) Plaquette a silicium sur isolant et procede de production de plaquette a silicium sur isolant
WO2000041227A1 (fr) Procede de recuit thermique d'une plaquette de silicium, et plaquette de silicium
WO2000016386A1 (fr) Procede de traitement thermique pour plaquettes de silicium, et plaquette de silicium
JPH04285099A (ja) Ｓｉ単結晶ウエーハの熱処理方法
EP2151851B1 (en) Method for forming silicon oxide film of soi wafer
JP6288323B2 (ja) 熱酸化異種複合基板の製造方法
CN116959961A (zh) 一种晶圆及其制备方法
JPS6120336A (ja) シリコン表面上に酸化物層を成長させる方法
JP2001068420A (ja) エピタキシャルシリコンウエハの製造方法
JPS59202640A (ja) 半導体ウエハの処理方法
JP2007242972A (ja) Ｓｏｉウェーハの製造方法
CN104925740B (zh) 一种利用激光退火改善热键合质量的方法
CN116959960A (zh) 一种晶圆及其制备方法
TWI611568B (zh) 絕緣體上矽晶圓的製造方法
KR20020060244A (ko) 어닐 웨이퍼의 제조방법 및 어닐 웨이퍼
JPH1126457A (ja) 半導体装置のシリコンオキシニトライド膜形成方法
JP3565068B2 (ja) シリコンウエーハの熱処理方法およびシリコンウエーハ
JPS58138034A (ja) 半導体装置の製造方法
JP4547056B2 (ja) 貼り合せｓｏｉウェーハの製造方法
CN118366859A (zh) 一种硅片及其加工方法
JP2001302395A (ja) 高平坦度エピタキシャルウェーハの製造方法
JP3252386B2 (ja) シリコン単結晶ウェーハの製造方法
JP5358159B2 (ja) 半導体薄膜層を有する基板の製造方法
JPS60176241A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Country or region after: China

Address after: 214203 Dongfeng Avenue, Yixing Economic and Technological Development Zone, Wuxi City, Jiangsu Province

Applicant after: Zhonghuan Leading Semiconductor Technology Co.,Ltd.

Address before: 214203 Dongfeng Avenue, Yixing Economic and Technological Development Zone, Wuxi City, Jiangsu Province

Applicant before: Zhonghuan leading semiconductor materials Co.,Ltd.

Country or region before: China