KR100529610B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

반도체 소자의 게이트 산화막 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 산화막 형성 방법은, 반도체 기판 위에 희생 산화막을 형성하는 단계와, 희생 산화막을 관통하여 반도체 기판의 상부에 산소 이온을 주입시키는 단계와, 희생 산화막을 제거하여 산소 이온이 주입된 반도체 기판 표면을 노출시키는 단계와, 대기중 산소와의 격리상태를 유지하면서 산소 이온이 주입된 반도체 기판을 반응 챔버에 로딩시키는 단계와, 그리고 반응 챔버 내에서 반도체 기판에 주입된 산소 이온에 의해 반도체 기판 상부에 게이트 산화막이 형성되도록 하는 단계를 포함한다.

Description

반도체 소자의 게이트 산화막 형성 방법{Method for gate oxide layer in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 산화막 형성 방법에 관한 것이다.
반도체 소자에서 산화막은 여러 가지 용도로 사용되고 있으며, 특히 모스 게이트 구조의 트랜지스터에서 산화막은 게이트 산화막이라는 중요한 용도로 사용되고 있다. 게이트 산화막은 트랜지스터의 특성 및 성능에 많은 영향을 끼치며, 특히 게이트 산화막의 두께는 소자의 문턱전압, 브레이크다운 특성 등을 변화시킬 수 있다.
종래에는 산화막을 형성하기 위해서 산화막을 형성하고자 하는 실리콘 기판을 퍼니스에 로딩시킨 후에, 이 퍼니스에서 산화 공정을 수행하였다. 이때 실리콘 기판 위에 형성되는 산화막의 두께는 산화 공정이 수행되는 퍼니스의 온도, 산화 공정 진행 시간, 공급 가스량 등을 조절함으로써 조절되었다. 이와 같이 산화막을 형성한 후에, 예컨대 폴리실리콘막 적층 공정을 수행하기 위해서는 실리콘 기판을 퍼니스에서 언로딩한 후에, 폴리실리콘막 적층을 위한 설비내로 상기 실리콘 기판을 로딩시켜야 했다.
그러나 이와 같은 일련의 과정속에서 실리콘 기판이 설비와 설비 사이의 이동시에 대기중에 노출됨으로써 자연 산화막이 형성될 수 있으며, 이에 따라 얇은 두께의 산화막을 형성하는 것이 용이하지 않는다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 얇은 두께의 산화막이 형성되도록 할 수 있는 반도체 소자의 산화막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 산화막 형성 방법은, 반도체 기판 위에 희생 산화막을 형성하는 단계; 상기 희생 산화막을 관통하여 상기 반도체 기판의 상부에 산소 이온을 주입시키는 단계; 상기 희생 산화막을 제거하여 산소 이온이 주입된 반도체 기판 표면을 노출시키는 단계; 대기중 산소와의 격리상태를 유지하면서 산소 이온이 주입된 반도체 기판을 반응 챔버에 로딩시키는 단계; 및 상기 반응 챔버 내에서 상기 반도체 기판에 주입된 산소 이온에 의해 반도체 기판 상부에 산화막이 형성되도록 하는 단계를 포함하는 특징으로 한다.
상기 산소 이온이 주입된 반도체 기판을 반응 챔버에 로딩시키는 단계는, 로드 락 챔버를 이용하여 수행하는 것이 바람직하다.
상기 반응 챔버 내에서 산화막이 형성되도록 하는 단계는, 상기 반응 챔버 내부의 온도를 상기 주입된 산소 이온이 상기 반도체 기판과 산화 반응을 일으킬 수 있을 정도의 온도가 되도록 승온시키는 것이 바람직하다. 이 경우 상기 온도는 적어도 600℃ 이상이 되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 반도체 소자의 산화막 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다. 그리고 도 2 내지 도 5는 도 1의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2에 도시된 바와 같이 반도체 기판(200) 위에 희생 산화막(230)을 형성한다(단계 110). 반도체 기판(200)은 고전압 영역과 저전압 영역을 모두 포함하며, 고전압 영역의 활성 영역(221)과 저전압 영역의 활성 영역(222)은 소자 분리막(210)에 의해 한정된다. 상기 소자 분리막(210)은 트랜치 소자 분리막이지만 로코스(LOCOS)막을 사용해도 무방하다.
다음에 도 3에 도시된 바와 같이, 산소 이온 주입 공정을 수행하여 산소 이온(O-)이 희생 산화막(230)을 관통하여 반도체 기판(200)의 상부에 주입되도록 한다(단계 120). 주입되는 산소 이온(O-)의 양 및 주입 에너지는 형성하고자 하는 산화막의 두께를 고려하여 결정한다. 주입된 산소 이온(O-)은 고전압 영역의 활성 영역(221) 표면과 저전압 영역의 활성 영역(222) 표면에 주입된다.
다음에 도 4에 도시된 바와 같이, 희생 산화막(도 3의 230)을 제거하여 산소 이온(O-)이 주입된 반도체 기판(200) 표면을 노출시킨다(단계 130). 다음에 대기중 산소와의 격리 상태를 유지하면서 산소 이온(O-)이 주입된 반도체 기판(200)을 반응 챔버에 로딩시킨다(단계 140). 여기서 산소 이온(O-)이 주입된 반도체 기판(200)을 대기중 산소와의 격리 상태를 유지하기 위해서는 로드 락(load lock) 챔버를 이용한다. 즉 반응 챔버로부터 웨이퍼를 로딩 또는 언로딩시키기 위하여 부착되는 로드 락 챔버는 진공 상태를 유지할 수 있다. 따라서 이 로드 락 챔버에 산소 이온(O-)이 주입된 반도체 기판(200)을 로딩시킨 후에 반응 챔버 내부로 로딩시키면 반도체 기판(200) 표면에 자연 산화막이 생기는 것을 방지할 수 있다.
다음에 도 5에 도시된 바와 같이, 반응 챔버 내에서 반도체 기판(200)에 주입된 산소 이온(O-)에 의해 반도체 기판(200) 상부에 산화막(241, 242)이 형성되도록 한다(단계 150). 여기서 산화막(241)은 고전압 영역의 활성 영역(221) 위에 배치되는 산화막이고, 산화막(242)은 저전압 영역의 활성 영역(222) 위에 배치되는 산화막이다. 반응 챔버 내에서 상기 산화막(241, 242)을 형성하기 위해서는, 반응 챔버 내부의 온도를 주입된 산소 이온(O-)이 반도체 기판(200)과 산화 반응을 일으킬 수 있을 정도의 온도, 예컨대 600℃ 이상의 온도가 되도록 승온시킨다. 따라서 이때 형성되는 산화막(241, 242)의 두께는 주입된 산소 이온(O-)의 양과 주입 깊이에 의해 결정된다.
도 6은 본 발명에 따른 반도체 소자의 산화막 형성 방법에 의해 만들어진 산화막 위에 폴리실리콘막을 형성하는 과정을 설명하기 위하여 나타내 보인 단면도이다. 도 6에서 도 2 내지 도 5와 동일한 참조 부호는 동일한 요소를 나타낸다.
도 6을 참조하면, 반도체 기판(200)의 표면에서, 즉 고전압 영역의 활성 영역(221) 표면 위와 저전압 영역의 활성 영역(222) 표면 위에서 각각 배치되는 산화막(241, 242)을 형성한 후에, 반도체 기판(200)을 반응 챔버 밖으로 언로딩 시키지 않고 동일한 반응 챔버 내에서 인 시츄(in-situ)로 산화막(241, 242)상에 폴리실리콘막(250)을 증착시킨다. 이와 같은 방법으로 산화막(241, 242) 및 폴리실리콘막(250)을 형성함에 따라 소망하는 얇은 두께의 산화막을 용이하게 형성할 수 있으며, 공정이 진행되는 동안에도 산화막의 두께가 늘어나지 않는다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 산화막 형성 방법에 의하면, 산소 이온 주입 공정을 수행하고, 대기중의 산소와 격리된 상태에서 반응 챔버 내로 반도체 기판을 로딩시킨 후에 주입된 산소 이온에 의해 산화막을 형성하므로, 자연 산화막과 같이 의도하지 않는 산화막 두께의 증가를 억제할 수 있다. 그리고 형성되는 산화막의 두께를 주입되는 산소 이온의 주입양 및 주입 에너지에 의해 조절할 수 있으므로 산화막의 두께 조절이 용이하다. 또한 폴리실리콘막을 인 시츄로 형성함으로써, 폴리실리콘막 형성 전의 산화막 두께 증가도 억제시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 본 발명에 따른 반도체 소자의 산화막 형성 방법을 설명하기 위하여 나타내 보인 플로우챠트이다.
도 2 내지 도 5는 도 1의 각 단계들을 설명하기 위하여 나타내 보인 단면도들이다.
도 6은 본 발명에 따른 반도체 소자의 산화막 형성 방법에 의해 만들어진 산화막 위에 폴리실리콘막을 형성하는 과정을 설명하기 위하여 나타내 보인 단면도이다.

Claims (4)

  1. 반도체 기판 위에 희생 산화막을 형성하는 단계,
    상기 희생 산화막을 관통하여 상기 반도체 기판의 상부에 산소 이온을 주입시키는 단계,
    상기 희생 산화막을 제거하여 산소 이온이 주입된 반도체 기판 표면을 노출시키는 단계,
    대기중 산소와의 격리상태를 유지하면서 산소 이온이 주입된 반도체 기판을 로드 락 챔버를 이용하여 반응 챔버에 로딩시키는 단계 및
    상기 반응 챔버 내부의 온도를 상기 반도체 기판에 주입된 산소 이온이 상기 반도체 기판과 산화 반응을 일으킬 수 있을 정도의 온도가 되도록 승온시켜 반도체 기판 상부에 게이트 산화막이 형성되도록 하는 단계
    를 포함하는 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 온도는 적어도 600℃ 이상이 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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