KR100246776B1 - 반도체 소자의 산화막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000003647 oxidation Effects 0.000 title claims description 19
- 238000007254 oxidation reaction Methods 0.000 title claims description 19
- 235000012431 wafers Nutrition 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000007800 oxidant agent Substances 0.000 claims abstract description 14
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 241000252506 Characiformes Species 0.000 claims description 2
- 238000005406 washing Methods 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체 소자의 산화막 형성방법에 관한 것으로, 플래쉬 이이피롬의 플로팅 게이트로 도핑된 폴리실리콘막을 형성하고, 도핑된 폴리실리콘막 상에 산화막을 성장시켜 유전체로 이용하는 공정에서, 산화막을 형성하기 전에 웨이퍼간에 함유되어 있는 산화제의 량을 최소화 시키므로, 고품질의 산화막을 균질하게 성장시킬 수 있는 반도체 소자의 산화막 형성방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 산화막 형성방법에 관한 것으로, 특히 도핑된 폴리실리콘막상에 산화막을 성장시켜 유전체로 이용하는 공정에서, 산화막을 형성하기 전에 웨이퍼간에 함유되어 있는 산화제의 량을 최소화 시키므로, 고품질의 산화막을 균질하게 성장시킬 수 있는 반도체 소자의 산화막 형성방법에 관한 것이다.
일반적으로, 캐패시터 또는 플래쉬 이이피롬 소자와 같은 반도체 소자 제조 공정에서는 도핑된 폴리실리콘막으로 형성된 전하저장전극 또는 플로팅 게이트상에 산화막을 성장시켜 유전체막으로 사용한다.
일반적인 플래쉬 이이피롬 소자가 제1도에 도시된다.
제1(a)도에 도시된 바와 같이, 플래쉬 이이피롬 소자는 반도체 기판(1)상에 플로팅 게이트(3), 콘트롤 게이트(5), 소오스(6) 및 드레인(7)으로 구성된다. 반도체 기판(1)과 플로팅 게이트(3)사이에는 터널 산화막(2)이 형성되고, 플로팅 게이트(3)와 콘트롤 게이트(5) 사이에는 유전체막(4)이 형성된다.
상기한 구성을 갖는 플래쉬 이이피롬 소자는 콘트롤 게이트(5) 및 드레인(7)에 고전압(＞10V)을 인가했을 때 발생하는 핫캐리어 이펙트(hot carrier effect) 또는 파울러-노드하임 터널링(F-N tunneling)방법을 이용하여 터널 산화막(2)으로 전하를 통과시켜 플로팅 게이트(3)에 이 전하를 저장시키는 방식으로 데이터를 프로그램한 후, 필요할 때마다 데이터 프로그램시보다 낮은 전압을 콘트롤 게이트(5)에 인가하고, 소오스(6)와 드레인(7) 사이에 전위차를 유지시킨 상태에서 소오스(6)와 드레인(7) 사이로 흐르는 전류를 감지하며 데이터를 읽는 방법으로 구동되고 있다.
이러한 플래쉬 이이피롬 소자의 특성 때문에 플로팅 게이트 전극(3)과 콘트롤 게이트 전극(5) 사이에 삽입되는 유전체막(4)은 데이터 프로그램시 콘트롤 게이트(5)에 인가되는 고전압(＞10V)에서 전하가 플로팅 게이트 전극(3) 내부에만 유도되고 콘트롤 게이트 전극(5)까지 유도되지 않도록 배리어 역할을 해야하고, 데이터가 프로그램된 후 인위적으로 소거시키지 않을 경우에는 계속적으로 플로팅 게이트(3)내에 전하가 유지될 수 있도록 (이를 데이터 리텐션(data retention) 특성이라함) 상기 유전체를 통한 누설 전하량을 최소화할 수 있는 구조로서 제조되어야 하기 때문에 현재 가장 많이 채용되고 있는 구조는 ONO 구조(즉 Oxide-Nitride-Oxide의 삼층구조)이다.
제1(b)도는 ONO 구조의 유전체막을 도시한 것으로, 플로팅 게이트 전극(3) 위에 O2가스를 사용하여 대기압 상태에서 50 -130Å 정도의 열산화막을 성장시켜 하부 산화막(4A)을 형성한 후 그 위에 저압 화학 기상증착법으로 60 - 120Å 정도의질화막(4B)을 증착하고, 그 위체 열산화막을 500 - 2000Å 성장(모니터 웨이퍼상에 두께이고 실제로 질화막 상에서는 10- 30Å 정도 성장됨)시켜 상부 산화막(4C)으로 사용하는 방법을 채용하고 있는데, 이 공정들 중에서 하부 산화막(4A)의특성은 플로팅 게이트 전극(3)의 특성에 매우 민감한 영향을 받는다.
먼저, 플로팅 게이트 전극(3) 및 하부 산화막(4A)을 성장시키는 공정 메커니즘을 언급하면, 플로팅 게이트 전극(3)을 제조하기 위해서는 저압 화학 기상증착법으로 620℃의 온도에서 SiH4가스를 사용하여 일정 두께의 폴리실리콘막을 증착한 후 상압에서 POCl3리퀴드 소오스(liquid source)를 이용하여 850 - 900℃ 정도의 온도에서 인(P)을 도핑하는 방법을 사용하고 있다. 그 다음에 하부 산화막(4A)을 50 - 130Å 정도 성장시키는데, 이때의 공정온도가 매우 중요한다.
제1(c)도를 참조하여 설명하면 다음과 같다.
만약 도핑공정 온도 보다 낮은 온도에서 하부 산화막(4A) 형성공정을 진행하게 되면 플로팅 게이트 전극(3)의 인(P) 고체 용해도(solid solubility)가 감소하여 잔여 인(P)들이 그레인 벌크(grain bulk; 3A)에 비해 에너지 준위가 더 낮은 그레인 바운더리(grain boundary; 3B)로 침전되어 모노클리닉 실리콘 포스파이드(monoclinic silicon phophide)를 형성하게된다. 이러한 상태에서 하부 산화막(4A) 형성공정이 진행되면 제3도에 도시된 것처럼 그레인 바운더리(3B) 지역은 그레인벌크(3A) 지역에 성장되는 산화막과는 달리 인(P)을 포함하고 있는 품질이 떨어지는 산화막이 성장하게 되어 이 지역(4A-1)을 통해 전하가 집중적으로 누설된다. 그 결과로 하부 산화막(4A)의 브레이크다운(breakdown) 전압이 낮아지게 되므로 데이터 프로그램시의 활용 가능한 데이터 프로그램 전압 값이 낮아지게 되고, 데이터를 읽는 작업을 반복하게 될 경우 전하 누설량이 증가하여 데이터 리텐션 특성이 저하되는 등의 전기적 특성 감소 현상이 발생하게 된다. 따라서 하부 산화막(4A) 형성공정 온도는 가능한한 도핑공정 온도보다 높은 온도에서 진행되어야 한다.
종래의 기술에서는 상기와 같은 이유에 의해서 하부 산화막(4A) 형성공정을 900℃ 이상에서 진행하고 있는데, 이 경우 웨이퍼를 산화로 속에 로딩(loading)하여 실온에서 공정온도인 900℃까지 온도를 상승시키면 로딩 전부터 각 웨이퍼들 사이에 함유되어 있던 O2나 H2O 로 인해 공정 온도인 900℃에 도달하기 휠씬 전에 이미 상당량의 자연 산화막이 성장되게 된다. 실험적인 결과에 의하면 900℃까지 온도를 상승시킬 경우 플로팅 게이트(3) 전극상에서 최대로 약 60Å 이 성장되는 것으로 확인 되었는데, 하부 산화막(4A)의 두께를 120Å으로 가정하면 약 절반 정도의 두께가 900℃ 이하의 온도에서 먼저 형성되기 때문에 상기에서 언급한 것처럼 균질한 두께의 하부 산화막(4A)을 성장시킬 수 없고, 그레인 바운더리(3B)에 인(P)이 모노클리닉 실리콘 포스파이드 형태로 집중되어 전체적으로 산화막의 품질이 저하되게 된다. 하부 산화막(4A)의두께 얇아질수록 총 산화막 두께중 저질의 산화막이 차지하는 비율이 높아져서 산화막의 품질은 더욱 떨어지게 된다.
따라서, 본 발명은 도핑된 폴리실리콘막상에 열산화공정으로 형성되는 산화막의 막질을 개선시킬 수 있는 반도체 소자의 산화막 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 산화막 형성방법은 기판 상에 도핑된 폴리실리콘막이 형성된 웨이퍼가 제공되는 단계; 산화공정 직전에 실시하는 세정공정시 상기 도핑된 폴리실리콘막 표면에 화학 산화막을 성장시키는 단계; 산화로의 로딩 부에 설치된 산화제 제어 박스에서 상기 웨이퍼를 안착시켜 상기 웨이퍼간에 존재하는 산화제의 양을 제어하는 단계; 및 상기 웨이퍼를 상기 산화로 내부로 로딩시키고 불활성 가스 분위기에서 상기 산화로 내의 온도를 산화 공정온도까지 상승시켜 상기 도핑된 폴리실리콘막 상에 산화막이 형성되도록 하는 단계로 이루어지는 것을 특징으로 한다.
제1(a) 내지 (c)도는 일반적인 플래쉬 이이피롬 소자의 유전체막을 실시예로 하여 하부 산화막의 문제점을 설명하기 위해 도시된 도면.
제2(a) 및 (b)도는 본 발명의 실시예에 의한 반도체 소자의 산화막 형성방법을 설명하기 위해 도시된 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 터널 산화막
3 : 플로팅 게이트 4 : 유전체막
4A : 하부 산화막 4B : 질화막
4C : 상부 산화막 5 : 콘트롤 게이트
10 : 웨이퍼 11 : 기판
12 : 도핑된 폴리실리콘막 13 : 산화막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
먼저, 기판(11) 위에 도핑된 폴리실리콘막(12)이 형성된 웨이퍼(10)가 제공된다. 이 웨이퍼(10)를 산화로 내부로 로딩하기 전에 산화로 입구의 밀폐된 일정 공간에 설치된 제어 박스(control box)에 웨이퍼(10)를 안착 시켜 웨이퍼(10) 간의 산화제 양을 제어한다. 산화제 제어 공정은 50ℓ/min이상의 N2가스를 흘리면서 팬을 이용하여 웨이퍼(10) 간에 존재하는 산화제(O2나 H2O)를 강제로 배기시켜 O2농도를 30PPM 이하로 유지시키는 방법 또는, 1단계로 진공펌프를 사용하여 웨이퍼(10)간의 공기를 배기시켜 내부 압력을 1Torr로 조절하므로써 웨이퍼(10) 간에 존재하는 산화제를 30PPM이하로 제어한 후, 2단계로 N2와 같은 불활성 가스를 사용하여 대기압 복귀시키는 방법을 이용한다. 이렇게 산화제를 제어한 후 웨이퍼(10)를 산화로 내부로 로딩하여 산화 공정 온도 (≥900℃)까지 상승기고 고품질의 산화막(13)을 균질하게 성장시킨다.
하지만 소자의 공정 절차상 필요로 인해 1.0 mole%의 불산(HF) 같은 화학제(chemical)로 폴리실리콘막(12)의 표면에 전공정부터 이미 성장되어 있던 자연산화막(14)을 완벽히 제거해야 하는 경우는 상기와 같은 방법으로 웨이퍼(10)를 산화로에 로딩시켜 산화 공정 온도까지 상승시키게 되면 이 과정에서 사용된 N2의 영향으로 폴리실리콘막(12)의 표면에 질화성분의 막이 성장하게 되어 이후 진행되는 산화막의 성장을 억제시키는 문제가 발생하게 된다. 따라서 본 발명에서는 산화막 형성공정을 진행하기 직전의 웨이퍼 세정공정에서 1단계로 1.0mole%의 불산용액으로 폴리실리콘막 상의 자연산화막을 제거한 후, 2단계로 SC-1 (NH4OH : H2O2: DI = 1 : 4 : 20, 25℃) 세정을 실시하는 방법, 1단계로 1.0mole%의 불산용액으로 폴리실리콘막 상의 자연산화막을 제거한 후, 2단계로 피라나(piranha)(H2SO4: H2O2= 4 : 1, 130℃) 세정을 마지막 세정공정으로 처리하여 5 - 10Å 정도의 화학 산화막이 성장되게 하는 방법, 또는 세정공정에서 불산으로 마지막 세정처리를 하여 자연 산화막을 완벽히 제거한 후 산화로에 로딩시켜 하부 산화공정 온도까지 상승시키면서 N2로 희석시킨 O2를 주입시켜 5 - 10Å 정도의 산화막을 성장시키므로서 질화성분의 막 형성을 방지한다.
상술한 바와 같이 본 발명은 도핑된 폴리실리콘막상에 산화막을 성장시켜 유전체로 이용하는 공정에서, 산화막을 형성하기 전에 웨이퍼간에 함유되어 있는 산화제의 량을 최소화시켜 고품질의 산화막을 균질하게 성장시킬 수 있으며, 이와 같은 산화막을 플래쉬 이이피롬 소자의 유전체 막으로 이용할 경우 유전체막의 브레이트다운 전압이 증가하므로 데이터 프로그램에 사용되는 전압의 선택범위가 넓어지게 되고, 소자의 구동 전압에서 상기 유전체막을 통한 전하의 누설량이 줄어듦으로 해서 계속적으로 데이터를 읽어도 누설되는 저하량이 적어서 데이터 리텐션 특성을 향상시킬 수 있다.
Claims (7)
- 반도체 소자의 산화막 형성방법에 있어서, 기판 상에 도핑된 폴리실리콘막이 형성된 웨이퍼가 제공되는 단계; 산화공정 직전에 실시하는 세정공정시 상기 도핑된 폴리실리콘막 표면에 화학 산화막을 성장시키는 단계; 산화로의 로딩부에 설치된 산화제 제어 박스에 상기 웨이퍼를 안착시켜 상기 웨이퍼 간에 존재하는 산화제의 양을 제어하는 단계; 및 상기 웨이퍼를 상기 산화로 내부로 로딩시키고 불활성 가스 분위기에서 상기 산화로 내의 온도를 산화 공정온도까지 상승시켜 상기 도핑된 폴리실리콘막 상에 산화막이 형성되도록 하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 산화막 형성방법.
- 제1항에 있어서, 상기 화학 산화막은 5 - 10Å의 두께로 성장되는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제1항에 있어서, 상기 불활성 가스는 N2인 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제1항에 있어서, 상기 세정공정은 1단계로 1.0 mole%의 불산용액으로 자연산화막을 제거한 후, SC-1 (NH4OH : H2O2: DI = 1 : 4 : 20, 25℃) 용액으로 2단계 세정을 거쳐 상기 화학 산화막을 성장시키는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제1항에 있어서, 상기 세정공정은 1단계로 1.0mole%의 불산용액으로 자연산화막을 제거한 후, 피라나 (H2SO4: H2O2= 4 : 1, 130℃) 용액에서 2단계 세정을 거쳐 상기 화학산화막을 성장시키는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제1항에 있어서, 상기 산화제 제어공정은 501/min 이상의 N2가스를 흘리면서 팬을 이용하여 강제로 상기 웨이퍼간에 존재하는 산화제를 배기시켜 O2농도를 30 PPM 이하로 유지시키는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제1항에 있어서, 상기 산화제 제어공정은 1단계로 진공펌프를 이용하여 상기 웨이퍼간에 존재하는 공기 성분을 배기시켜 내부 압력을1Torr 이하로 조절하므로써 O2농도를 30PPM 이하로 유지한 후, 2단계로 N2가스를 주입하여 대기압 상태로 복귀시키는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073607A KR100246776B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 산화막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073607A KR100246776B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 산화막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980054444A KR19980054444A (ko) | 1998-09-25 |
| KR100246776B1 true KR100246776B1 (ko) | 2000-03-15 |
Family
ID=19491399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960073607A KR100246776B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 산화막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100246776B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10256978B4 (de) * | 2001-12-22 | 2011-06-09 | Hynix Semiconductor Inc., Icheon | Verfahren zum Herstellen einer Flashspeicherzelle |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564424B1 (ko) * | 1999-07-02 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체장치의 게이트절연막 형성방법 |
-
1996
- 1996-12-27 KR KR1019960073607A patent/KR100246776B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10256978B4 (de) * | 2001-12-22 | 2011-06-09 | Hynix Semiconductor Inc., Icheon | Verfahren zum Herstellen einer Flashspeicherzelle |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980054444A (ko) | 1998-09-25 |
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