DE3885010T2

DE3885010T2 - Nichtflüchtige Speicherzelle und Verfahren zu ihrer Herstellung.

Info

Publication number: DE3885010T2
Application number: DE88401407T
Authority: DE
Inventors: Pierre Jeuch
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1987-06-12
Filing date: 1988-06-09
Publication date: 1994-05-05
Anticipated expiration: 2008-06-10
Also published as: JPS63318164A; EP0296030A1; DE3885010D1; FR2616576A1; FR2616576B1; US5138573A; EP0296030B1; JP2671217B2

Description

Die vorliegende Erfindung hat eine integrierte, nichtflüchtige Speicherzelle mit floatendem Gate zum Gegenstand, sowie ihr Herstellungsverfahren. Spezieller bezieht sich die Erfindung auf die Speicherzellen EPROM (nur Lesespeicher, elektrisch programmierbar) und EEPROM (elektrisch löschbares EPROM) des Typs Flash. Sie wird insbesondere auf der Gebiet der Herstellung von integrierten Speicherschaltungen des Typs MOS oder CMOS angewandt.
Ein intergrierter EPROM- oder E&sub2;PROM-Speicher ist eine integrierte Schaltung, die einen eigentlichen Speicherteil umfaßt, genannt Speicherzelle, gebildet durch mehrere, elektrisch miteinander verbundene Speicherpunkte und periphere Schaltungen, die dazu dienen, die Speicherpunkte zu steuern.
Die Erfindung bezieht sich nur auf den eigentlichen Speicherteil und auf seine Herstellung.
Die modernsten EPROM-Speicherzellen mit floatendem Gate, die 10&sup6; Binärelemente speichern können, weisen heute in einer 1,2 um-Technologie Oberflächen von 20 bis 25 um² auf, d. h. daß die kleinsten Steifen und Abstände 1,2 um messen. Die Oberfläche eines Speichers ist folglich ungefähr 14 bis 17 mal größer als das Elementarquadrat der Lithographie (1200·1200 nm²).
Mehr und mehr sucht man, die Abmessungen der integrierten Schaltungen zu verkleinern, und insbesondere der EPROM-Speicher, um ihre Integrationsdichte zu erhöhen. Leider schränken bei den gegenwärtig bekannten EPROM-Speichern zwei Faktoren die Reduzierung der Dimensionen der Speicherzelle beträchtlich ein.
Der erste Faktor ist das überstehen des floatenden Gates über seitliche Isolationen oder Feldoxid; dieses überstehen ist notwendig aufgrund der Ungenaugigkeit der Überlagerungen der verschiedenen Schichten, die die Speicherpunkte bilden, und der Lithographiemasken, die nötig sind für die Ätzung der verschiedenen Schichten.
Der zweite Faktor ist die Notwendigkeit, um die Kontaktlöcher der Binärelementeleitungen, d. h. um die Kontaktlöcher der Drains der Speicherpunkte, und die Kontaktlöcher der Versorgungsleitungen, d. h. die Kontaktlöcher der Sources der Speicherpunkte, Schutzisolierungen vorzusehen.
Da die Verkleinerung der lithographischen Dimensionen im allgemeinen keine proportionale Verbesserung der Genaugigkeit bei der Übereinanderlagerung vor allem der verschiedenen Maskierungsniveaus mit sich bringt, werden die oben erwähnten einschränkenden Faktoren zunehmend nachteilig für die Erhöhung der Integrationsdichte der EPROM-Speicher.
Selbstausrichtungs- oder Selbstpositionierungsverfahren, die eine Überlappung des floatenden Gates über das Feldoxid und/oder die Schutzisolierungen um die Kontaktlöcher verhindern, werden folglich notwendig für die zukünftige Generation der EPROM- Speicher.
Außer den Problemen der Integrationsdichte benötigen die gegenwärtig bekannten EPROM-Speicher, bei der dem Einschreiben entsprechenden Programmierung, das Anlegen von höheren Spannungen an das Steuergate der Speicherpunkt in der Größenordnung von 12 Volt, um die heißen Elektronen zu injizieren, erzeugt nahe des Drains, in das floatende Gate. Die Verwendung von so hohen Programmierspannungen ist ziemlich lästig für die Konzeption der peripheren Schaltungen, die zur Steuerung der Speicherpunkte dienen.
Alle diese Nachteile sind auch bei den EEPROM-Speichern vorhanden, die ja nur besondere EPROMs bilden. Dies geht klar hervor aus dem Artikel IEDM 86 von S.K. Lai u. a. "Comparison and trends in today's dominant E² technologies", S. 580-583, und aus dem Artikel IEDM 85 von S. Mukherjee u. a. "A single transistor EEPROM all and its implementation in a 512K CMOS EEPROM, S. 616-619.
Man kennt außerdem aus dem Dokument Electronic Design, Vol.30, Nº 4, Februar 1982, S. 71-78, eine nichtflüchtige Speicherzelle, die für jeden Speicherpunkt ein floatendes Gate enthält, das sich vollständig in dem Gate-Zwischenisolator befindet, selbst gänzlich in dem Steuergate befindlich.
In dem Dokument EP-A-193 841 wird eine Speicherzelle mit floatendem Gate und einem in derselben Ebene angeordneten Steuergate erklärt.
Die vorliegende Erfindung hat genau eine nichtflüchtige Speicherzelle zum Gegenstand, wie eine EPROM- oder EEPROM-Zelle des Typs Flash mit aufeinandergeschichteten Gates, und ein Herstellungsverfahren, das die verschiedenen oben erwähnten Nachteile beseitigt. Insbesondere weist die erfindungsgemäße Speicherzelle eine vollständige Selbstpositionierung aller ihre Speicherpunkte bildenden Elemente auf, dabei zu einer Speicheroberfläche führend, die nur das 4- bis 5fache der lithograpischen Minimalfläche darstellt. Außerdem ist die erfindungsgemäße Speicherzelle nicht beschränkt auf eine mikronische Technologie und kann in einer submikronischen Technologie hergestellt werden.
Außerdem weist sie verbesserte elektrische Leistungen auf. Die Zugriffszeit der Speicherzelle bei der Programmierung ist nämlich reduziert und die Einschreibspannung ist kleiner; man kann vor allem in Betracht ziehen, die gleiche Spannung, in der Größenordnung von 5 Volt, für das Einschreiben und das Auslesen zu verwenden.
Genauer, die Erfindung hat eine nichtflüchtige integrierte Speicherzelle, integriert auf einem Halbleitersubstrat zum Gegenstand, umfassend (a) eine Matrix von Speicherpunkten, die elektrisch und seitlich voneinander isoliert sind, wobei jeder Speicherpunkt einen Gate-Stapel umfaßt, der gebildet wird von einem ersten Isolator in Kontakt mit dem Substrat, einem floatenden Gate und einem Steuergate, die voneinander durch einen zweiten Isolator getrennt sind, wobei das floatende Gate eine Fläche in Kontakt mit dem ersten Isolator besitzt, sowie eine Source und einen Drain, ausgebildet im Substrat beiderseits des Gate-Stapels, und einen Kanal, unter dem genannten Stapel befindlich, dessen Länge nach einer ersten Richtung orientiert ist, die von der Source zum Drain verläuft, und (b) Leiterbahnen, die dazu dienen, Signale an die Gate-Stapel und an die Drains zu legen, dadurch gekennzeichnet, daß der zweite Isolator in einer zur Oberfläche des Substrats senkrechten und die erste Richtung enthaltenden Ebene die Form eines umgekehrten U aufweist, in dessen Innerem das gesamte floatende Gate untergebracht ist, und dadurch, daß das Steuergate ebenfalls die Gestalt eines umgekehrten U besitzt, das keine Verlängerung nach der ersten Richtung aufweist, in dessen Innerem sich der gesamte zweite Isolator befindet, wobei das Steuergate die seitlichen Isolationen sowohl in der ersten Richtung als auch in einer zweiten, auf der ersten senkrechten Richtung nicht überragt.
Die besondere Form des floatenden Gates und des Steuergates der Speicherpunkte ermöglicht es, die Kopplungsfläche zwischen diesen beiden Gates zu vergrößern, bis wenigstens viermal der Oberfläche des floatenden Gates, und somit die elektrischen Leistungen der Speicherzelle zu verbessern.
Vorteilhafterweise besitzt das floatende Gate eine Höhe, die wenigstens zweimal größer ist als seine Breite und in der Richtung der Vergrößerung der Kopplung der Gates verläuft.
Vorzugsweise ist die Breite des floatenden Gates kleiner als 0,5 um, was sehr zur Verkleinerung der Speicherzelle beiträgt.
Um die elektrischen Leistungen der Zelle noch weiter zu erhöhen, bei Verkleinerung der für das Einschreiben in einen Speicherpunkt erforderlichen Spannung, verwendet man vorteilhafterweise ein erstes isolierendes Material, das eine geringere Dicke aufweist als die des zweiten Isolators. Das Injizieren von heißen Elektronen in das Gate ist nämlich umso wirksamer, je dünner der Gate-Isolator des floatenden Gates ist.
Außerdem wird die Degradation der Speicherpunkte durch die auf der Seite des Drains in das floatende Gate injizierten heißen Elektronen reduziert durch einen größeren Gate- Zwischenisolator. Im Falle eines floatenden Gates mit einer Breite kleiner als 0,5 um und folglich mit Speicherpunkten mit Kanälen, die eine Breite kleiner als 0,5 um aufweisen, kann man eine schwach dotierte Drainstruktur in Betracht ziehen hinsichtlich einer Verkleinerung der Auswirkungen dieser Degradation.
Vorteilhafterweise werden die Leiterbahnen zur Steuerung der Gates-Stapel, den Wortleitungen entsprechend, gebildet durch Streifen, parallel zu der Richtung der Kanäle der Speicherpunkte, und die Leiterbahnen zur Steuerung der Drains, den Binärelementeleitungen entsprechend, sind senkrecht zu der Richtung der Kanäle der Speicherpunkte. Dies macht eine Isolierschicht überflüssig, in der die elektrischen Kontaktlöcher für die Sources und die Drains der Speicherpunkte definiert sind und folglich Schutzisolierungen um diese Kontaktlöcher, was die Abmessungen der Speicherzelle beträchtlich reduziert.
Vorzugsweise werden die Steuerleitungen der Drains und die zur Versorgung der Sources aus Metall hergestellt, wie etwa Al, W, Mo, Ta, oder auch aus einem Silcid eines hitzebeständigen bzw. widerstandsfähigen Metalls, wie etwa TiSi&sub2;, TaSi&sub2;, MoSi&sub2;, PtSi.
Wenn die Binärelemente- und/oder Versorgungsleitungen aus Metall hergestellt werden, muß eine Diffusionsbarrierenschicht vorgesehen werden zwischen den Steuerleitungen und dem Halbleitersubstrat, um die Diffusion des Metalls dieser Leiterbahnen in das Substrat zu verhindern. Diese Antidiffusionsschicht kann hergestellt werden aus TiN, TiW.
Vorteilhafterweise werden die Leiterbahnen zur Steuerung der Gatestapel hergestellt aus Metall und insbesondere aus Aluminium oder aus Tungsten.
Die Erfindung hat auch ein Herstellungsverfahren zum Gegenstand für eine auf ein Halbleitersubstrat integrierte, nichtflüchtige Speicherzelle, umfassend (a) eine Matrix von Speicherpunkten, die voneinander isoliert sind durch seitliche Isolierungen, wobei jeder Speicherpunkt ein floatendes Gate und ein Steuergate umfaßt, aufeinandergeschichtet und voneinander isoliert, eine Source und einen Drain, beiderseits des Gates- Stapels befindlich, und einen Kanal, der sich unter dem genannten Stapel befindet und dessen Länge nach einer ersten, von der Source zum Drain gehenden Richtung orientiert ist, und (b) Leiterbahnen zum Anlegen von elektrischen Signalen an die Gatestapel und an die Drains der Speicherpunkte, dadurch gekennzeichnet, daß die floatenden Gates erzeugt werden, indem man in isotroper Weise auf Stufen aus einem ersten Material eine Schicht eines zweiten, leitenden Materials abscheidet, das selektiv gegenüber dem ersten Material geätzt werden kann, die Schicht des zweiten Materials in anisotroper Weise bis zur Freilegung der Stufen ätzt, die Drains der Speicherzellen bildet und die Stufen des ersten Materials entfernt, und dadurch, daß man anschließend die von den floatenden Gates isolierten Steuergates, die Sources der Speicherpunkte und dann die Leiterbahnen erzeugt.
Die erfindungsgemäße Herstellung der floatenden Gates ermöglicht, mit einer großen Genauigkeit ein floatendes Gate mit einer submikronischen Breite und insbesondere kleiner als 0,5 um zu erzeugen, sowie ein floatendes Gate, das eine Höhe aufweist, die deutlich größer ist als seine Breite. Bei der vorhergehenden Technik ist die Höhe des floatenden Gates generell viel kleiner als seine Breite.
Vorteilhafterweise bildet man die Gatestapel, indem man nacheinander folgende Schritte ausführt:
(a) Herstellen von Stufen aus erstem Material auf einem Halbleitersubstrat eines ersten Leitungstyps, wobei diese Stufen die Gestalt erster Streifen haben, die senkrecht zur ersten Richtung orientiert sind,
(b) Abscheiden eines dritten, isolierenden Materials auf dem Substat zwischen den Stufen,
(c) isotrope Abscheidung der Schicht des zweiten Materials auf den Stufen und dem dritten Material,
(d) anisotropes Ätzen der Schicht des zweiten Materials, um parallel zu den ersten Streifen zweite leitende Streifen zu erhalten,
(e) Entfernen der Stufen und der nicht vom zweiten Material bedeckten Bereiche des dritten Materials,
(f) Abscheiden eines vierten, isolierenden Materials auf den in Schritt (e) freigelegten Bereichen des Substrats und auf den zweiten leitenden Streifen,
(g) Abscheiden eines fünften, leitenden Materials auf dem vierten Material, das Bereiche zeigt, die die zweiten leitenden Steifen überragen,
(h) Maskieren der überragenden Bereiche des fünften Materials mit Hilfe eines sechsten Materials,
(i) Entfernen der von dem sechsten Material nicht überdeckten Bereiche des fünften und des vierten Materials,
(j) Erzeugung einer Lithographiemaske, die die Gestalt von dritten Streifen besitzt, die senkrecht zu den zweiten Streifen orientiert sind und die die Länge der Stapel festlegen,
(k) Entfernen der nicht maskierten Bereiche des fünften, vierten, zweiten und dritten Materials, um so die Gatestapel zu erzeugen, und
(l) Entfernen der Maske.
Die Tatsache, daß das Steuergate das floatende Gate an drei Seiten überdeckt, gewährleistet eine maximale Kopplung zwischen diesen beiden Gates.
Erfindungsgemäß umfaßt das Herstellungsverfahren einer nichtflüchtigen Speicherzelle mit Doppelgate die folgenden aufeinanderfolgenden Schritte:
(a') Erzeugen von Stufen aus erstem Material auf dem Halbleitersubstrat,
(b') Abscheiden des dritten, isolierenden Materials auf dem Substrat zwischen den Stufen,
(c') isotrope Abscheidung der Schicht des zweiten Materials auf den Stufen und dem dritten Material,
(d') anisotropes Ätzen der Schicht des zweiten Materials, um die zweiten leitenden Streifen zu erhalten, dann Implantieren von Ionen eines zweiten Leitungstyps zwischen den zweiten Streifen, um teilweise die Drains zu bilden,
(e') Entfernen der Stufen und der vom zweiten Material nicht bedeckten Bereiche des dritten Materials,
(f') Abscheiden des fünften, leitenden Materials auf dem vierten Material,
(h') Maskieren der überragenden Teile des fünften Materials mit Hilfe des sechsten Materials,
(i') Entfernen der von dem sechsten Material nicht überdeckten Bereiche des fünften Materials,
(j') Implantieren von Ionen eines zweiten Leitfähigkeitstyps in die an die überstehenden Zeilen angrenzenden Sustratbereiche, um die Sources und die Drains zu bilden,
(k') Erzeugen von Abstandselementen aus einem siebten, isolierenden Material auf den Seitenwänden der überragenden Teile des fünften Materials und Entfernen der durch das sechste Material nicht überdeckten Bereiche des vierten Materials,
(l') Erzeugen von ersten Leiterbahnen auf den Sources und den Drains, die parallel zu den zweiten leitenden Streifen orientiert sind,
(m') überdecken der ersten Leiterbahnen mit einem achten, isolierenden Material,
(n') Erzeugen der Lithographiemaske, die die Form von dritten Streifen besitzt,
(o') Entfernen der nicht maskierten Bereiche des fünften, vierten, zweiten und dritten Materials, um so die Gatestapel zu erzeugen,
(p') Entfernen der Maske,
(g') Auffüllen der mit Schritt (o') zwischen den Stapeln erhaltenen Zwischenräume mit einem neunten Material, und
(r') Erzeugen von zweiten Leiterbahnen auf den Stapeln, die senkrecht zu den ersten Leiterbahnen orientiert sind.
Das erste Material, das ein leitendes oder ein isolierendes Material sein kann, muß sich vom dritten Material unterscheiden, damit dieses letztere unabhängig vom ersten geätzt werden kann und umgekehrt.
Außer den oben angegebenen Vorteilen weist das erfindungsgemäße Verfahren bezüglich der bekannten Verfahren bemerkenswerte Vereinfachungen auf, indem die Anzahl Masken auf drei reduziert wird; eine Maske, um die Stelle der isolierenden Stufen zu definieren, eine Maske, um die Breite der Gatestapel zu definieren, und eine Maske, um die Abmessungen der Leiterbahnen zum Steuern des Gatestapel zu definieren. Außerdem weisen diese Masken eine einfache Form auf (Streifen, parallel zueinander) und sind einfach herzustellen.
Weitere Charakteristika und Vorteile der Erfindung gehen besser aus der nachfolgenden, beispielhaften und nicht einschränkenden Beschreibung hervor, mit Bezug auf die beigefügten Figuren:
- die Fig. 1 bis 14 stellen schematisch die verschiedenen Schritte des erfindungsgemäßen Herstellungsverfahrens von EPROM-Speicherpunkten dar: die Fig. 2 bis 9 sind Längsschnitte, die Fig. 11, 12 und 14 Querschnitte, die Fig. 1, 10a und 10b perspektivische Ansichten und die Fig. 13 ist eine Draufsicht.
- die Fig. 15 und 16 stellen eine Variante des erfindungsgemäßen Verfahrens dar, und
- die Fig. 17 stellt schematisch in der Perspektive eine erfindungsgemäße EPROM-Zelle dar.
Der erste Schritt des Verfahrens besteht darin, wie in Fig. 1 dargestellt, auf einem Halbleitersubstrat 2 aus monokristallinem Silicium des p-Typs und der Orientierung 100 eine Schicht 4 aus Siliciumoxid (SiO&sub2;) zu bilden, die eine Dicke von 1um hat. Diese Schicht 4 wird durch chemische Dampfphasenabscheidung erzeugt.
Man stellt anschließend durch Photolithographie eine erste Harzmaske 6 her, die dazu dient, die verschiedenen Speicherpunkte zu definieren und insbesondere die floatenden Gates. Diese Maske 6 weist die Form von geraden Streifen auf, parallel zueinander und in einer zur Schnittebene der Fig. 1 senkrechten Richtung y. Die Richtung y entspricht der Richtung der Wortleitungen der Speicherzelle. Diese Streifen 8 weisen eine konstante Breite auf und sind abstandsgleich; sie haben z. B. Abstände von 2,5 um und weisen eine Breite von 2,5 um und eine Länge von 2mm auf.
Wie in Fig. 2 dargestellt, entfernt man dann die nicht durch die Harzstreifen 8 bedeckten Bereiche der Schicht 4, um Streifen aus Siliciumoxid 10 zu bilden, parallel zueinander und der Richtung y. Diese Beseitigung wird durchgeführt mittels einer reaktiven Ionenätzung unter Verwendung eine CHF&sub3;-Plasmas für eine Schicht 4 aus Siliciumoxid. Die Ätzung wird durchgeführt bis zur Freilegung der nichtmaskierten Bereiche des Siliciums 2.
Nach Entfernung der Harzmaske 6 durch ein Sauerstoffplasma führt man 10 Minuten lang bei 900ºC eine thermische Oxidation der freigelegten Bereiche des Substrats durch, um zwischen den Stufen, eine Siliciumoxidschicht 12 von ungefähr 15 nm zu bilden. In diesem Oxid 12 werden später die floatenden Gates der Speicherpunkte der Speicherzelle definiert.
Auf der gesamten Struktur scheidet man anschließend auf isotrope Weise eine Schicht 14 aus polykristallinem Silicium ab, phosphordotiert durch Diffusion von POCL&sub3;. Diese durch einen chemischen Dampfphasen-Abscheidungsprozeß (CVD oder LPCVD) aufgebrachte Schicht hat eine Dicke von 250 nm. In dieser Schicht 14 werden später die floatenden Gates der Speicherpunkte erzeugt.
Nun führt man eine Ganzplattenätzung (d. h. ohne Maske) der Siliciumschicht 14 durch mit einem SF&sub6;-Plasma bis zur Freilegung isolierender Streifen 10 auf eine Dicke von ungefähr 250 nm, um nur auf den Flanken der Streifen 10 Silicium zurückzulassen, wie dargestellt in der Fig. 3. Dies hat die Bildung von Leiterbahnen 16 zu Folge, parallel zu der Richtung y, deren Breite 1 gleich der Dicke der Siliciumschicht 14 ist, und in denen die floatenden Gates der Speicherzelle definiert werden. Die Länge des Kanals jeder unter dem floatenden Gate definierten Speicherzelle ist gleich 1.
Man führt anschließend eine Dotierung des Substrats von inverser Leitfähigkeit bezüglich der des Substrats durch. Diese Dotierung kann erzeugt werden durch Implantation von Arsenionen für ein Substrat 2 des p-Typs, mit einer Energie von 100 keV und einer Dosis von 5.10¹&sup5; at/cm². Dies erlaubt, zwischen den Leiterbahnen 16 der Bereiche 19 des Typs N+, die teilweise die Drains bilden werden (beim Einschreiben), Speicherpunkte zu erhalten.
Dann führt man die Beseitigung der SiO&sub2;-Streifen 10 durch mittels eines chemischen Angriffs auf 1 um Dicke mit einer Flußsäurelösung. Dieser chemische Angriff erlaubt auch die Entfernung der Bereiche aus Siliciumoxid 12, die freigelegt wurden bei der Bildung der Abstandselemente 16. Die erhaltene Struktur ist in Fig. 4 dargestellt.
Dann führt man eine thermische Oxidation des Siliciums der Leiterbahnen 16 und der Bereiche des Substrats durch, die freigelegt sind und sich zwischen den Abstandselementen 16 befinden, um simultan das Gateoxid 18 der Steuergates der Speicherpunkte der Zelle und das Gate-Zwischenoxid 20 der Speicherpunkte zu bilden. Diese Aluiminiumoxide 18 und 20 werden erzeugt durch thermische Oxidation bei 900ºC während 10 Minuten, um ein Oxid mit einer Dicke von 25 nm zu erhalten.
Auf den Oxiden 18 und 20 bildet man dann eine weitere Schicht aus polykristallinem Silicium 22, phophordotiert durch POCL&sub3;-Diffusion, in der später die Steuergates der Speicherpunkte erzeugt werden. Diese Schicht 22, aufgebracht mittels chemischer Dampfphasenabscheidung (CVD oder LPCVD) weisen eine Dicke von 250 nm auf.
Man scheidet anschließend auf der Siliciumschicht 22 eine Siliciumnitridschicht 24 von ungefähr 80 nm Dicke ab mittels der chemischen Niederdruck-Dampfphasenabscheidungstechnik (LPCVD).
Man bringt anschließend auf der Nitridschicht 24 eine Schicht 26 aus photosensiblem Harz auf, wie herkömmlicherweise verwendet in der Lithographie, auf eine Dicke von 1800 nm. Eventuell führt man eine thermische Behandlung dieser Harzschicht durch, z. B. ein Tempern bei einer Temperatur um 200ºC während 15 Minuten, um eine gute Verteilung des Harzes zu erhalten.
Dann führt man eine anisotrope Ätzung dieser Harzschicht mittels O&sub2;-Plasma durch, so daß Harz nur in den vertieften Teilen des Reliefs der Struktur zurückbleibt. Die resultierende Struktur ist dargestellt in Fig. 5.
Man entfernt anschließend die Bereiche der nicht von Harz 26 bedeckten Bereiche der Nitridschicht 24 mit Hilfe einer anisotropen Ätzung des reaktiven ionischen Typs, indem man als Aufschlußmittel CHF&sub3; verwendet. Das Ätzen der Nitridschicht 24 wird durchgeführt, um nur zwischen den parallelen Streifen der Materialienschichtung und auf den Flanken dieser Streifen Nitrid zurückzubehalten.
Nach Entfernung des restliche Harzes 26, durch Verwendung z. B. eines Sauerstoffplasmas, führt man eine thermische Oxidation des freigelegten, polykristallinen Siliciums durch auf eine Dicke von 60 nm bei einer Temperatur von 900ºC während 30 Minuten, wobei sich Säume (plots) 30 aus SiO&sub2; bilden über den vorstehenden Teilen 28, wie in Fig. 6 dargestellt.
Man entfernt dann die restliche Nitridschicht 24 in einer H&sub3;PO&sub4;-Lösung durch chemischen Angriff (Fig. 7).
Dann führt man eine Ganzplattenätzung der polykristallinen Schicht 22 durch, um das zwischen den Streifen 28 vorhandene Silicium zu entfernen, und Silicium nur zurückzubehalten unter der lokalisierten Oxidation 30. Dies wird durchgeführt mittels einer reaktiven Ionenätzung unter Verwendung von SF&sub6; als Aufschlußmittel.
Dann erzeugt man die Source und den Drain, indem man auf das Substrat 2 eine Dotierung anwendet, deren Leitfähigkeit invers ist zu der des Substrats. Für ein Siliciumsubstrat des p- Typs kann diese Dotierung erzeugt werden, indem man Arsenionen implantiert, mit einer Dosis von 5.10¹&sup5; at/cm² mit einer Energie von 100 keV. Die implantierten Zonen 32 dienen als Quellen und die Zonen 34, den Zonen 19 zugeordnet, dienen als Drains beim Einschreiben einer Information.
Die vorhergehenden Schritte ermöglichen es, Speicherzellen zu erhalten, deren Source nicht überdeckt ist durch das Steuergate im Gegensatz zum Drain, was der partiellen Überdeckung des Kanals der Speicherzellen durch ihr Steuergate entspricht. Eine solche Anordnung ermöglicht es, Fehler- bzw. Verlustströme zu vermeiden.
Man scheidet anschließend aufisotropische Weise eine Siliciumoxidschicht 36 ab, die eine Dicke von ungefähr 300 nm aufweist, z. B. durch einen LPCVD-Prozeß. Die resultierende Struktur ist in Fig. 7 dargestellt.
Dann führt man, wie dargestellt in Fig. 8, eine Ätzung dieser Schicht 36 durch, um nur die Isolierstreifen oder Abstandselemente 38 auf allen geätzten Flanken der Materialienschichtungen 28 zurückzulassen. Diese Abstandelemente 38 werden erhalten durch eine anisotrope Ätzung des reaktiven ionischen Typs unter Verwendung von CHF&sub3; als Aufschlußmittel.
Diese Abstandselemente 38 haben eine Breite von 300 nm, definiert durch die SiO&sub2;-Schicht 36, abgeschieden auf isotropische Weise. Diese Ätzung ist eine Ganzplattenätzung. Sie ermöglicht außerdem, das Siliciumoxid 18 zu beseitigen, das sich zwischen zwei aufeinanderfolgenden Abstandselementen 38 befindet.
Dann führt man eine thermische Behandlung der Struktur bei z. B. 850ºC während 30 Minuten durch, um die in das Substrat implantierten Ionen der Sources und Drains elektrisch zu aktivieren.
Anschließend scheidet man eine Schicht 40 aus einem für die Bildung eines Silcids geeigneten Metall auf der gesamten Struktur ab. Diese Schicht ist insbesondere eine Titanschicht von ungefähr 30 nm Dicke, aufgebracht mittels Magnetron-Sputtern.
Die gesamte Struktur wird anschließend einem Tempern unterzogen, bei einer Temperatur von 600ºC während ungefähr 15 Minuten, in einer neutralen Gasatmosphäre (z. B. N&sub2;). Dieses Tempern ermöglicht, ein Silicid 42 (TiSi&sub2;) zu bilden, wie in Fig. 9 dargestellt, durch Reaktion des Metalls (Titan) mit dem Silicium des Substrats 2, die miteinander Kontakt haben, zwischen den Abstandselementen 38, d. h. auf den Sources 32 und den Drains 19, 34.
Anschließend beseitigt man die Teile der Schicht 40, die keinen Kontakt haben mit dem Silicium und folglich kein Silicid gebildet haben. Die selektive Beseitigung des Titans bezüglich des Titansilicids wird durchgeführt auf chemischem Wege unter Verwendung einer Mischung aus Salpetersäure und Flußsäure. Die erhaltenen Leiterbahnen 42 leiten die Signale, die angelegt werden müssen an den Sources und den Drains beim Einschreiben oder Auslesen von Information in der Speicherzelle.
Anschließend scheidet man eine isolierende Schicht 44 von ungefähr 800 nm Dicke ab, erzeugt aus einem Phosphorglas (PSG) oder aus einem Borphosphorglas (BPSG) durch ein chemisches Dampfphasenabscheidungsverfahren. Dann führt man eine thermische Behandlung dieser Schicht 44 durch, um sie fließend zu machen und zu verdichten, z. B. bei einer Temperatur von 850ºC während 30 Minuten.
Diese isolierende Schicht 44 wird anschließend bedeckt durch eine photosensible "Planarisierungs"-Harzschicht 46 von ungefähr 1800 nm. Eine thermische Behandlung, z. B. ein Erwärmen auf eine Temperatur von 200ºC während einer halben Stunde, erlaubt eine gute Verteilung dieser Harzschicht.
Anschließend führt man eine Simultanätzung der Schicht aus Harz 46, aus Glas 44 und des lokalisierten Oxids 30 durch, mit identischen Angriffsgeschwindigkeiten für das Harz, das Glas und das Oxid, bis das polykristalline Silicium 22 des Scheitels der Streifen 28 freigelegt ist. Die erhaltene Struktur ist die in den Fig. 10a und 10b dargestellte.
Diese Ätzung wird auf anisotrope Weise durchgeführt mittels einer reaktiven Ionenätzung unter Verwendung von fluorierten Mitteln (CHF&sub3; oder CF&sub4;) und von Sauerstoff, wobei die fluorierten Zusammensetzungen dazu dienen, das Oxid und das Glas zu ätzen, und der Sauerstoff, das Harz zu ätzen.
Der folgende Schritt des Verfahrens besteht darin, wie in Fig. 10a dargestellt, eine neue lithographische Maske 50 aus photosensiblem Harz zu bilden, die die Länge der Gatestapel definiert und folglich die Breite des Kanals. Diese Maske 50 präsentiert sich in Form von Streifen 52, parallel zu der Richtung x. Die Streifen 52 weisen eine Breite von 1,2 um auf und sind um 1,2 um voneinander getrennt.
Mit Hilfe dieser Maske entfernt man, wie in Fig. 11 dargestellt, die nicht durch die Harzstreifen 52 der Maske 50 bedeckten Bereiche der Streifen 28 der aufeinanderfolgenden Schichten 22, 20, 14, 18. Diese Beseitigung wird durchgeführt mittels aufeinanderfolgender anisotroper, reaktiver Ionenätzungen unter Verwendung von CHF&sub3; als Aufschlußmittel für die SiO&sub2;- Schichten 20, 18 und 12 und von SF&sub6; für die Silicium-Schichten 22 und 14.
Diese Ätzung wird durchgeführt, bis das Substrat freigelegt ist. Die Struktur ist dargestellt in Fig. 11. Die Stapel 54 der floatenden Gates 16a und der Steuergates 22a sind nun fertiggestellt; die Gateisolatoren und die Gate- Zwischenisolatoren tragen die Referenzen 12a bzw. 20a.
Nach Entfernung der Harzmaske 50 durch eine Sauerstoffplasma führt man eine thermische Oxidation 56 der freigelegten Bereiche des Substrats 2 und der geätzten Flanken der Stapel 54 auf eine Dicke von 50 nm durch, mit einer Temperatur von 900ºC während 20 Minuten.
Anschließend scheidet man eine isolierende Schicht 58 aus Borphosphorglas ab, z. B. auf eine Dicke von 800 nm mittels eines CVD-Prozesses. Man führt dann eine thermische Behandlung dieser Schicht 58 durch, um sie fließend zu machen und zu verdichten, z. B. bei einer Temperatur von 850ºC während 30 Minuten.
Diese Schicht 58 wird anschließend bedeckt von einer "Planarisierungs"-Schicht 59 aus photosensiblem Harz auf eine Dicke von 1800 nm. Eine Erwärmung auf eine Temperatur auf 200ºC während einer halben Stunde erlaubt eine gute Verteilung dieser Harzschicht 60.
Man führt dann eine Simultanätzung der Harzschicht 59 und der BPSG-Schicht 58 durch, bis das Silicium 22 der Gatestapel 54 freigelegt ist. Die erhaltene Struktur ist die in Fig. 12 dargestellte. Diese Ätzung wird durchgeführt mittels einer anisotopen, reaktiven Ionenätzung unter Verwendung von fluorierten Mitteln (CHF&sub3; oder CF&sub4;), um das Glas zu ätzen und von Sauerstoff, um das Harz zu ätzen.
Die nach dieser Ätzung erhaltene Struktur ist dargestellt in Fig. 13, in der Draufsicht.
Der folgende Schritt des Verfahrens (Fig. 12) besteht darin, zwei aufeinandergelagerte leitende Schichten 60 und 62 aus TiW bzw. Al von 100 nm bzw. 600 nm abzuscheiden mittels Magnetron- Sputtern.
Dann stellt man eine dritte Maske 64 aus photosensilbem Harz her, identisch mit der Maske 50, außerdem Streifen 66 aufweisend, parallel zu der Richtung x, mit 1,2 um Breite und einem Abstand von 1,2 um voneinander. Diese Maske erlaubt, die Abmessungen der Wortleitungen zu definieren, d. h. die der Steuer- Leiterbahnen der Gatestapel 54.
Mit Hilfe dieser Maske 64 führt man dann eine Ätzung der Schichten 62 und 60 durch, um die nicht durch das Harz bedeckten Bereiche dieser Schichten zu entfernen. Die erhaltene Struktur ist die in Fig. 14 dargestellte. Diese Ätzung wird durchgeführt mittels anisotroper, reaktiver Ionenätzung unter Verwendung von CCl&sub4; als Aufschlußmittel für die Schicht 62 aus Aluminium, und von SF&sub6; für die Schicht 60 aus TiW. Man erhält dann die Gatesteuerungs-Leiterbahnen 60a, 62a, die die Form von Streifen aufweisen, parallel zu x.
Der letzte Schritt des Verfahrens besteht darin, die Maske 64 mit einem Sauerstoffplasma zu entfernen.
Durch das vorhergehend beschriebene, erfindungsgemäße Verfahren erhält man eine quasi-plane Struktur. Außerdem erfordert dieses Verfahren nur drei Maskierungsniveaus 6, 50 und 64, jedes gebildet durch parallel zueinander verlaufende Streifen und daher von relativ einfachem Aufbau.
In den Fig. 15 und 16 ist eine Variante des oben beschriebenen Verfahrens dargestellt, die darin besteht, die Leiterbahnen 42 aus Silicid zu ersetzen durch zweischichtige Leiterbahnen aus Titan- und Tungstennitrid.
Nach Ausführung der Abstandselemente 38 und des Temperns der Implantation der Sources und der Drains 32 und 19, 34 der Speicherpunkte scheidet man eine Schicht 66 aus Titannitrid TiN von 100 nm Dicke ab, dann eine Schicht 68 aus Tungsten von 800 nm Dicke durch Magnetron-Sputtern. Die TiN-Schicht 66 dient als Diffusionsbarriere, um jede Reaktion zwischen dem Metall der Schicht 68 und dem Silicium während der späteren thermischen Behandlungen zu vermeiden.
Anschließend scheidet man eine Schicht 70 aus photosensiblem Harz von z. B. 1800 nm Dicke ab, die man einer thermischen Behandlung bei ungefähr 200ºC während 15 Minuten unterzieht, um eine gute Verteilung dieser Schicht zu erhalten.
Dann führt man eine Ätzung dieser Harzschicht 70 durch, um nur das Harz in den vertieften Teilen des Reliefs der Struktur zurückzubehalten, wie dargestellt in Fig. 15.
Dann führt man eine Ätzung der Schichten 68 und 66 durch und gleichzeitig die Entfernung des Harzes 70. Diese Ätzung wird auf anisotrope Weise durchgeführt mittels einer reaktiven Ionenätzung unter Verwendung von SF&sub6; für die TiN-Schicht und die W-Schicht. Diese Ätzung wird durchgeführt auf eine Höhe von ungefähr 500 nm unterhalb der Streifen 28. Die erhaltene Struktur ist die in Fig. 16 dargestellte, und die erhaltenen Leiterbahnen tragen die Referenzen 66a, 68a. Man führt dann wie vorhergehend die Abscheidung der Glasschicht 44 durch.
Anschließend wird die durch das erfindungsgemäße Verfahren erhaltene EPROM-Speicherzelle beschrieben.
Die in Fig. 17 dargestellt EPROM-Speicherzelle umfaßt, wie die Speicherzellen der vorhergehenden Technik, eine Matrix aus Speicherpunkten 53, wovon jeder eine Source 32 enthält und einen Drain 19, 34 des n&spplus;-Typs, hergestellt in einem Substrat 26 aus monokristallinem Silicium des p-Typs. Gatestapel 54 sind vorgesehen zwischen den Sources und den Drains. Die Kanäle der Speicherpunkte, von der Source zum Drain verlaufend, sind nach einer Richtung x orientiert.
Diese Stapel 58, ausgehend vom Substrat 26, werden gebildet durch einen Gateisolator 12a aus Siliciumoxid von 15 nm Dicke, ein floatendes Gate 16a aus phosphordotiertem polykristallinem Silicium, in Kontakt mit dem Isolator 12a, einen Gate-Zwischenisolator 20a, gebildet aus SiO&sub2; von 25 nm Dicke, ein Steuergate 22a aus phosphordotiertem monokrostallinem Silicium von 250 nm Dicke.
Diese Stapel haben typischerweise eine Höhe zwischen 1000 und 1500 nm gegenüber 600 bis 700 nm beim Stand der Technik.
Erfindungsgemäß weist das floatende Gate 16a jedes Speicherpunkts in einer horizontalen Ebene (dem der Fig. 1 bis 9), senkrecht zu der Oberfläche des Substrats und die Richtung x der Kanäle der Speicherpunkte enthaltend, die Form eines Klötzchens mit einer Breite 1 von ungefähr 250 nm, einer Länge L von ungefähr 1,2 um und einer Höhe von 1 um auf. Es ist auf drei seiner Seiten abgedeckt durch den Gates-Zwischenisolator 22a, der die Form eines umgekehrten U aufweist, in der Ebene, die senkrecht ist zur Ebene des Substrats und die Richtung x enthält. Dieses U aus isolierendem Material ist seinerseits vollkommen untergebracht in dem Steuergate 22a, das auch die Form eines umgekehrten U aufweist, in der Ebene, die senkrecht ist zur Oberfläche des Substrats und die Richtung x enthält. Um das Steuergate 22a elektrisch vom Substrat zu isolieren, ist ein Gateisolator 18a vorgesehen am Ende der Zweige des U; dieser Isolator ist aus SiO&sub2; von 25 nm Dicke.
Das U des Steuergates 22a umfaßt keine Verlängerung in der Richtung x, was zu einer Erhöhung der Integrationsdichte des Speichers beiträgt. Außerdem bedeckt das Steuergate 22a partiell den Drain 19, 34 der Speicherzelle und folglich den unter dem floatenden Gate 16a vorhandenen Kanal. Dies hat die Bildung eines zweiten, an den ersten angrenzenden Kanals zu Folge.
Um die Speicherpunkte 55 elektrisch voneinander zu trennen, sind Seitenisoltationen 58 oder 44 vorgesehen. Diese Isolationen können hergestellt werden aus phosphordotiertem Siliciumoxid (SiO&sub2;) aus Phosphorglas oder aus Borphosphorglas. Außerdem sind Abstandselemente 38 aus SiO&sub2; vorgesehen, beiderseits der Stapel 54. Diese Abstandselemente 38 weisen die Form von Streifen auf, orientiert nach einer Richtung y, senkrecht zu den Kanälen der Speicherpunkte.
Erfindungskonform erstrecken sich das floatende Gate 16a und das Steuergate 22a der verschiedenen Speicherpunkte nicht über die seitlichen Isolationen 38, 58, 44 und sind selbstausgerichtet (oder selbstpositioniert) bezügliche dieser Isolationen.
Erfindungsgemäß wird die Verbindung der Steuergates 22a untereinander, den Wortleitungen entsprechend, hergestellt aus metallischen, leitenden Streifen 60a, 62a, parallel nach der Richtung x der Speicherpunkte ausgerichtet. Diese Streifen können hergestellt werden aus einer Doppelschicht TiW-Al, wobei das TiW Kontakt hat mit den Steuergates 22a.
Außerdem wird die Verbindung der Drains 34 der Speicherpunkte, den Binärelementeleitungen entsprechend, hergestellt mit Hilfe von leitenden Streifen 42a, parallel zu der Richtung y, die senkrecht ist zu den metallischen Verbindungsleitungen der Gates und folglich zu den Kanälen der Speicherpunkte.
Ebenso ist die Verbindung der Sources 32 der Speicherpunkte, den Versorgungsleitungen der Speicherpunkte entsprechend, hergestellt aus leitenden Streifen 42b, parallel zu den leitenden Streifen 42a der Verbindung der Drains.
Die Binärelemente- und Versorgungsleitungen werden hergestellt aus einer oder mehreren Schichten aus Metall (AL, W, Ta, Mo usw.) oder einem Silicid eines hitzebeständigen Metalls wie TiSi&sub2;, TaSi&sub2;, MoSi&sub2;, WSi&sub2;, PtSi.
Um den Inhalt eines bestimmten Speicherpunkts auszulesen, muß man die Binärelementeleitungen 42a polarisieren, indem man an sie eine Spannung von 5 Volt legt, und die entsprechende Versorgungsleitung 42b an Masse legt, wobei die anderen Versorgungsleitungen nicht polarisiert sind. Dies ist nötig, da die beiden benachbarten Speicherpunkte, die dieselbe Binärelementeleitung 42a teilen, aktiviert werden durch dieselbe Wortleitung 60a-62a.
Die an die Versorgungsleitungen und an die Wortleitungen beim Einschreiben ebenso wie beim Auslesen gelegte Spannung beträgt um 5 Volt.
Beim Einschreiben sind die Rollen der Sources und der Drains umgekehrt bezüglich des Auslesens.
Die oben gegebene Beschreibung ist selbstverständlich nur beispielhaft, wobei jede Änderung in Betracht gezogen werden kann, ohne den Rahmen der Erfindung zu verlassen. Insbesondere ist es möglich, die Dicke der verschiedenen Schichten zu ändern, die isolierenden Siliciumoxidschichten zu ersetzen durch Schichten aus Siliciumnitrid und die leitenden Schichten aus polykristallinem Scilicium zu ersetzen durch andere leitende Metalle wie hitzebeständige Metalle oder Silicide.
Außerdem ist es möglich, sämtliche reaktiven Ionenätzungen durch andere Arten der Trocken- oder Feuchtätzung zu ersetzen, wie sie im allgemeinen in der Mikroelektronik verwendet werden. Außerdem, für Schichten, die aus Material hergestellt sind, das schwierig zu ätzen ist, wie etwa Schichten aus Kupfer oder Silber, kann man ionische Bearbeitungen verwenden.
Die obige Beschreibung bezieht sich nur auf die Herstellung einer EPROM-Speicherzelle. Im Falle einer EEPROM- Speicherzelle des Typs Flash genügt es, einfach ein Gateoxid 12a von 10 nm anstatt 15 nm zu verwenden. In einer solchen Zelle erfolgen das Einschreiben und das Auslesen einer Information wie in einer EPROM-Zelle, und das Löschen erfolgt, indem 5 (oder 10) Volt an die entsprechende Wortleitung gelegt werden.
Die Tatsache, daß das Steuergate jeder Speicherzelle den Kanal der Zelle partiell überdeckt, erlaubt es, die Kriechbzw. Verlustströme zu vermeiden oder wenigstens zu steuern, was inbesondere vorteilhaft ist bei EEPROM-Speicherzellen. Dies erlaubt außerdem, zwei aneinandergrenzende Kanäle zu erhalten (split gate in der angelsächsischen Terminologie), und folglich eine EEPROM-Speicherzelle zu erhalten, verbunden mit einem Ansteuerungstransistor, der erlaubt, die Nachteile des Über- Löschens (negative-treshold in angelsächsischer Termonologie) zu vermeiden.
Die Bedeutung des Ansteuerungstransistors für jede Speicherzelle wird unterstrichen in dem Artikel von S.K. Lai u. a. "VLSI electrically erasable programmable read only memory", VLSI Handbook (1985), S. 167-168. Die zweite, durch den Ansteuerungstransistor gespielt Rolle, die darin besteht, das Löschen der nichtangesteuerten Zellen derselben Spalte der Speicherzellenmatrix zu verhindern, ist aufgegeben bei den EEPROM- Speichern des Typs Flash, da das Löschen für alle Zellen derselben Spalte eben auf einmal stattfindet.
Schließlich bezieht sich die vorhergehende Beschreibung nur auf die Herstellung der eigentlichen Speicherzelle oder des eigentlichen Speichers; die peripheren und die Steuerschaltungen, die sich in derselben Ebene wie die Speicherzelle befinden, werden in herkömmlicher Weise hergestellt und sind nicht Gegenstand der vorliegenden Erfindung.

Claims

1. Nichtflüchtige, auf ein Halbleitersubstrat (2) integrierte Speicherzelle, umfassend

(a) eine Matrix von Speicherpunkten (53), die elektrisch und seitlich voneinander isoliert sind, wobei jeder Speicherpunkt (53) einen Gate-Stapel (54), der gebildet wird von einem ersten Isolator (12a) in Kontakt mit dem Substrat (2), einem floatenden (16a) und einem Steuergate (22a), die voneinander durch einen zweiten Isolator (20a) getrennt sind, wobei das floatende Gate eine Fläche in Kontakt mit dem ersten Isolator besitzt, sowie eine Source (32) und ein Drain (19, 34), die im Substrat (2) auf der einen und der anderen Seite des Gate-Stapels (54) ausgebildet sind, und einen unter genanntem Stapel gelegenen Kanal umfaßt, dessen Länge nach einer ersten Richtung (x) orientiert ist, die von der Source zum Drain geht, und

(b) Leiterbahnen (60a, 62a, 42a, 66a, 68a), die dazu dienen, Signale an die Gate-Stapel (54) und an die Drains zu legen, dadurch gekennzeichnet, daß der zweite Isolator (20a) in einer zur Oberfläche des Substrats senkrechten und die erste Richtung (x) enthaltenden Ebene die Gestalt eines umgekehrten U besitzt, in dessen Innerem das gesamte floatende Gate untergebracht ist,

und dadurch, daß das Steuergate (22a) ebenfalls die Gestalt eines umgekehrten U besitzt, das keine Verlängerung nach der ersten Richtung (x) aufweist, in dessen Innerem sich der gesamte zweite Isolator (20a) befindet, wobei das Steuergate die seitlichen Isolationen (58) sowohl in der ersten Richtung (x) als auch in einer zweiten, auf der ersten senkrechten Richtung (y) nicht überragt.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das floatende Gate (16a) eine Höhe besitzt, die mindestens zweimal größer ist als seine Breite.

3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Breite des floatenden Gates (16a) kleiner als 0,5 um ist.

4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Isolator (12a) eine kleinere Dicke als der zweite Isolator (20a) hat.

5. Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Leiterbahnen (60a, 62a), die dazu dienen, die Gate-Stapel (54) zu steuern, aus zu der ersten Richtung parallelen Streifen bestehen, und dadurch, daß die Leiterbahnen (42a, 66a, 68a), die dazu dienen, die Drains (19, 34) zu steuern, senkrecht zu der ersten Richtung sind.

6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Leitungen (42a, 66a, 68a) zur Steuerung der Drains (19, 34) als metallische Schicht oder als Silicidschicht ausgeführt sind.

7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß eine Schicht (66a) aus Metall auf dem Halbleitersubstrat (2) vorgesehen ist, die als Diffusionsbarriere für die Leitungen (68a) zur Steuerung der Drains dient.

8. Speicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Leiterbahnen (60a, 62a), die dazu dienen, die Gate-Stapel (54) zu steuern, in Metall ausgeführt sind.

9. Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Steuergate (22a) teilweise das Drain (19, 34) und damit den genannten Kanal und nicht die Source (32) überdeckt.

10. Verfahren zur Herstellung einer nichtflüchtigen, auf ein Halbleitersubstrat (2) integrierten Speicherzelle, die

(a) eine Matrix von Speicherpunkten (53), die voneinander durch seitliche Isolationen (38, 44, 58) elektrisch isoliert sind, wobei jeder Speicherpunkt (53) ein floatendes Gate (16a) und ein Steuergate (22a), die übereinandergeschichtet und voneinander isoliert sind, eine Source (32) und ein Drain (19, 34), die auf der einen und auf der anderen Seite des Gate-Stapels (54) liegen, und einen unter genanntem Stapel gelegenen Kanal umfaßt, der mit seiner Länge nach einer ersten Richtung (x) orientiert ist, die von der Source zum Drain geht, und

(b) Leiterbahnen (60a, 62a, 42a, 66a, 68a) umfaßt, die dazu dienen, elektrische Signale an die Gate-Stapel (54) und an die Drains (34) der Speicherpunkte anzulegen, dadurch gekennzeichnet, daß die floatenden Gates (16a) erzeugt werden, indem man in isotroper Weise auf Stufen (10) aus einem ersten Material eine Schicht (14) eines zweiten, leitenden Materials, das selektiv gegenüber dem ersten Material geätzt werden kann, abscheidet, die Schicht des zweiten Materials in anisotroper Weise bis zur Freilegung der Stufen ätzt, die Drains der Speicherzellen bildet und die Stufen des ersten Materials entfernt,

und dadurch, daß man anschließend die von den floatenden Gates isolierten Steuergates die Sources der Speicherpunkte und dann die Leiterbahnen erzeugt.

11. Verfahren zur Herstellung nach Anspruch 10, dadurch gekennzeichnet, daß man die Gate-Stapel bildet, indem man nacheinander die folgenden Schritte ausführt:

(a) Herstellen von Stufen (10) aus erstem Material auf einem Halbleitersubstrat (2) eines ersten Leitungstyps, wobei diese Stufen die Gestalt erster Streifen haben, die senkrecht zur ersten Richtung (x) orientiert sind,

(b) Abscheiden eines dritten isolierenden Materials (12) auf dem Substrat zwischen den Stufen,

(c) isotrope Abscheidung der Schicht (14) des zweiten Materials auf den Stufen und dem dritten Material,

(d) anisotropes Ätzen der Schicht des zweiten Materials, um parallel zu den ersten Streifen zweite leitende Streifen (16) zu erhalten,

(e) Entfernen der Stufen (10) und der nicht vom zweiten Material bedeckten Bereiche des dritten Materials,

(f) Abscheiden eines vierten, isolierenden Materials (18, 20) auf den in Schritt(e) freigelegten Bereichen des Substrats und auf den zweiten leitenden Streifen,

(g) Abscheiden eines fünften, leitenden Materials (22) auf dem vierten Material, das Bereiche (28) zeigt, die die zweiten leitenden Streifen überragen,

(h) Maskieren (30) der überragenden Bereiche des fünften Materials mit Hilfe eines sechsten Materials,

(i) Entfernen der von dem sechsten Material nicht überdeckten Bereiche des fünften und des vierten Materials,

(j) Erzeugung einer Lithographiemaske (50), die die Gestalt von dritten Streifen (52) besitzt, die senkrecht zu den zweiten Streifen orientiert sind und die die Länge der Stapel (54) festlegen,

(k) Entfernen der nicht maskierten Bereiche des fünften, vierten, zweiten und dritten Materials, um so die Gate-Stapel (54) zu erzeugen, und

(l) Entfernen der Maske (50).

12. Herstellungsverfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß es nacheinander die folgenden Schritte umfaßt

(a') Erzeugen von Stufen (10) aus erstem Material auf dem Halbleitersubstrat,

(b') Abscheiden des dritten, isolierenden Materials (12) auf dem Substrat zwischen den Stufen (10),

(c') isotrope Abscheidung der Schicht des zweiten Materials (14) auf den Stufen und dem dritten Material,

(d') anisotropes Ätzen der Schicht des zweiten Materials, um die zweiten leitenden Streifen (16) zu erhalten, dann Implantieren von Ionen eines zweiten Leitungstyps zwischen den zweiten Streifen, um teilweise die Drains (19) zu bilden,

(e') Entfernen der Stufen (10) und der vom zweiten Material nicht bedeckten Bereiche des dritten Materials,

(f') Abscheiden des vierten Materials (18, 20),

(g') Abscheiden des fünften, leitenden Materials (22) auf dem vierten Material,

(h') Maskieren (30) der überragenden Teile (28) des fünften Materials mit Hilfe des sechsten Materials,

(i') Entfernen der von dem sechsten Material nicht überdeckten Bereiche des fünften Materials,

(j') Implantieren von Ionen eines zweiten Leitfähigkeitstyps in die an die überstehenden Teile angrenzenden Substratbereiche, um die Sources (32) und die Drains (34) zu bilden,

(k') Erzeugen von Abstandselementen (38) aus einem siebten, isolierenden Material auf den Seitenwänden der überragenden Teile des fünften Materials und Entfernen der durch das sechste Material nicht überdeckten Bereiche des vierten Materials (18),

(l') Erzeugen von ersten Leiterbahnen (42a, 42b, 66a, 68a) auf den Sources und den Drains, die parallel zu den zweiten leitenden Streifen orientiert sind,

(m') Überdecken der ersten Leiterbahnen mit einem achten, isolierenden Material (44),

(n') Erzeugen der Lithographiemaske (50), die die Form von dritten Streifen (52) besitzt,

(o') Entfernen der nicht maskierten Bereiche des fünften, vierten, zweiten und dritten Materials, um so die Gate- Stapel (54) zu erzeugen,

(p') Entfernen der Maske (50),

(q') Auffüllen der im Schritt (o') zwischen den Stapeln erhaltenen Zwischenräume mit einem neunten Material (58), und

(r') Erzeugen von zweiten Leiterbahnen (60a, 62a) auf den Stapeln (54), die senkrecht zu den ersten Leiterbahnen orientiert sind.

13. Herstellungsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß, wenn das Substrat (2) in Silicium ausgeführt wird, der Schritt der Herstellung der ersten Leiterbahnen (42a, 42b) die folgenden Schritte umfaßt - Abscheiden einer Schicht (40) eines Metalls, das zur Bildung eines Silicids fähig ist, auf der in Schritt (k') erhaltenen Struktur,

- Behandlung der Anordnung durch thermisches Anlassen, um das Metall, das direkt in Kontakt mit den freigelegten Substratbereichen ist, reagieren zu lassen, um lokal ein Silicid (42) zu bilden, und

- Entfernen der Bereiche des Metalls, die nicht mit dem Substrat reagiert haben.

14. Herstellungsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Erzeugung der ersten Leiterbahnen (66a, 68a) die folgenden Schritte umfaßt:

- Abscheiden einer Schicht wenigstens eines zehnten, leitenden Materials (66, 68) auf der in Schritt (k') erhaltenen Struktur,

- Abscheiden einer Lackschicht (70) auf dem zehnten Material, die das Profil des zehnten Materials einebnet, - Ätzen der Lackschicht, um Lack nur an den hohlen Stellen des Profils des zehnten Materials (66, 68) zu bewahren,

- Ätzen des zehnten Materials und Entfernung des Lackes (70).

15. Herstellungsverfahren nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß das erste, dritte, vierte, sechste und/oder das siebte Material aus Siliciumdioxid (SiO&sub2;) bestehen.

16. Herstellungsverfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß das zweite und/oder das fünfte Material aus polykristallinem, mit Phosphor dotiertem Silicium bestehen.