JPS6028387B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6028387B2 JPS6028387B2 JP8887179A JP8887179A JPS6028387B2 JP S6028387 B2 JPS6028387 B2 JP S6028387B2 JP 8887179 A JP8887179 A JP 8887179A JP 8887179 A JP8887179 A JP 8887179A JP S6028387 B2 JPS6028387 B2 JP S6028387B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxidation
- silicon
- etching
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、バィポーラ・ト
ランジスター、ＦＥＴ各種メモリー素子、パワー素子等
の半導体装置特性向上を目的とし、アクティブ領域を全
て電気的に絶縁させその電気的特性を箸じるしく向上さ
せることを目的としている。
ランジスター、ＦＥＴ各種メモリー素子、パワー素子等
の半導体装置特性向上を目的とし、アクティブ領域を全
て電気的に絶縁させその電気的特性を箸じるしく向上さ
せることを目的としている。
アクティブ領域の分離は、バィボーラ素子あるいはメモ
リー素子についてはＰ−Ｎ接合分離を使用している。
リー素子についてはＰ−Ｎ接合分離を使用している。
側面分離については１部酸化膜分離あるいは多結晶分離
を行なっているが、下面を絶縁膜分離したものは、後に
のべる特殊な例外を除いては存在しない。一方下面絶縁
分離を実施する利益として多くのことがあげられる。そ
の１つは基板ーェピタキシヤル層間の容量の減少に伴な
う利点で、バィボーラトランジスターについては、ｆＴ
の増加、スイッチング速度が早くなり、またＭＯＳＩＣ
については、ＳＯＳ（Ｓｍｃｏｎｏ中Ｓａｐｈｉｓｅ）
基板を用いたＩＣの例でもわかる通りスイッチング速度
の改善と、低消費電力‘性がある。
を行なっているが、下面を絶縁膜分離したものは、後に
のべる特殊な例外を除いては存在しない。一方下面絶縁
分離を実施する利益として多くのことがあげられる。そ
の１つは基板ーェピタキシヤル層間の容量の減少に伴な
う利点で、バィボーラトランジスターについては、ｆＴ
の増加、スイッチング速度が早くなり、またＭＯＳＩＣ
については、ＳＯＳ（Ｓｍｃｏｎｏ中Ｓａｐｈｉｓｅ）
基板を用いたＩＣの例でもわかる通りスイッチング速度
の改善と、低消費電力‘性がある。
また接合形ＦＥＴデバイスにおいて、その低雑音化をは
かるため相互コンダクタンスｇｍを増加させると、それ
に伴なし、容量が増加し理想的な低雑音性はなかなか実
現出来ない。このｇｍとＣの強い相関関係を絶縁分離す
ることにより箸じるしく改善できる。しかしながら従釆
この理想的な構造である、下面絶縁分離を試みた例を図
に従って示す。
かるため相互コンダクタンスｇｍを増加させると、それ
に伴なし、容量が増加し理想的な低雑音性はなかなか実
現出来ない。このｇｍとＣの強い相関関係を絶縁分離す
ることにより箸じるしく改善できる。しかしながら従釆
この理想的な構造である、下面絶縁分離を試みた例を図
に従って示す。
第１図ａで１はサフアィ等の単結晶基板であり、シリコ
ンとのミスフィットが非常に少ない絶縁基板である。
ンとのミスフィットが非常に少ない絶縁基板である。
２は１なる基板上に堆積されたエビタキシャルシリコン
膜である。
膜である。
この上に第１図ｂに示すごとく酸化膜分離３、ベース拡
散４、ェミッター拡散５をほどこすことにより、バィポ
ーラトランジスターが出来あがる。しかしながら、この
構造には重大な欠陥がある。
散４、ェミッター拡散５をほどこすことにより、バィポ
ーラトランジスターが出来あがる。しかしながら、この
構造には重大な欠陥がある。
すなわち、ェピタキシャル成長膜の結晶膜に関してであ
る。ェピタキシャル成長膜はサファイア基板１を使用し
ているため、結晶成長時にＡＩが中に混入しやすく、そ
れがキラーとして働き、バィポーラデバィス等のマィノ
リティキャリアを使用するデバイスのｈｆｅ等の特性を
著じるしく劣化せしめる。またＭＯＳ等のデバイスでは
その影響はいちじるし〈はないが、ＡＩの影響や表面リ
ークの関係で、サブスレッンホールド電流が流れやすく
又、クリープ等が起こりやすい。第２図は多孔質分離に
より下面絶縁分離を行う従来の方法を示す。
る。ェピタキシャル成長膜はサファイア基板１を使用し
ているため、結晶成長時にＡＩが中に混入しやすく、そ
れがキラーとして働き、バィポーラデバィス等のマィノ
リティキャリアを使用するデバイスのｈｆｅ等の特性を
著じるしく劣化せしめる。またＭＯＳ等のデバイスでは
その影響はいちじるし〈はないが、ＡＩの影響や表面リ
ークの関係で、サブスレッンホールド電流が流れやすく
又、クリープ等が起こりやすい。第２図は多孔質分離に
より下面絶縁分離を行う従来の方法を示す。
第２図ａはｎ形シリコン基板１１にｐ型健込み拡散１２
を実施し、ｎ形ェピタキシヤル１３を再度実施し、その
後ｐ形拡散１４を施す。
を実施し、ｎ形ェピタキシヤル１３を再度実施し、その
後ｐ形拡散１４を施す。
この工程でｎ形領域１５がｐ形の埋込領域１２及び拡散
領域１４により囲まれた構造となっている。この素子を
ＨＦ溶液中で電界を印加し多孔質処理を施すと、ｐ形領
域１２，１４は多孔質化する。この状態で酸化処理を施
すと、第２図ｂに示すごとく、多孔質領域が酸化され、
酸化膜１６が生成され、ｎ形領域１５は島状となり酸化
膜で底部あるいは側部が覆われた構造となる。しかしな
がらこの構造も大きな欠点が生じる。この１つはｎ形島
状領域１５の側面の多孔費部が酸化の際、表面に凸、凹
部を作りデバイスを製作の際、その段差部で配線切れ等
を発生しやすいことであり、今１つの欠点は底部の酸化
膜の密度が十分でなく、島部１５の基板１１間のりーク
を生じることである。
領域１４により囲まれた構造となっている。この素子を
ＨＦ溶液中で電界を印加し多孔質処理を施すと、ｐ形領
域１２，１４は多孔質化する。この状態で酸化処理を施
すと、第２図ｂに示すごとく、多孔質領域が酸化され、
酸化膜１６が生成され、ｎ形領域１５は島状となり酸化
膜で底部あるいは側部が覆われた構造となる。しかしな
がらこの構造も大きな欠点が生じる。この１つはｎ形島
状領域１５の側面の多孔費部が酸化の際、表面に凸、凹
部を作りデバイスを製作の際、その段差部で配線切れ等
を発生しやすいことであり、今１つの欠点は底部の酸化
膜の密度が十分でなく、島部１５の基板１１間のりーク
を生じることである。
他の１つの欠点は多孔質化の際に使用する沸酸が多孔質
膜中に入りこみ、長期信頼性に若干の危県があることで
ある。また多孔質層とその酸化条件と島状領域１５の関
係により、ウェハーにクラツクが生じやすいことである
。以上述べたように従釆法の底面絶縁分離は色々と問題
があり、それが現在広く用いられていない大きな理由で
もある。
膜中に入りこみ、長期信頼性に若干の危県があることで
ある。また多孔質層とその酸化条件と島状領域１５の関
係により、ウェハーにクラツクが生じやすいことである
。以上述べたように従釆法の底面絶縁分離は色々と問題
があり、それが現在広く用いられていない大きな理由で
もある。
本発明は以上の欠点をなくし、非常に簡便な方法で底面
絶縁をはかるものである。
絶縁をはかるものである。
本発明を実施例に従って逐次説明する。
第３図ａにおいて２１はシリコン基板、２２は選択的に
開孔されたＳｉが４膜を示す。
開孔されたＳｉが４膜を示す。
ここで、Ｓｉ３Ｎぷ葵２２の厚さはたとえば０．２山ｍ
とする。ｂにおいて、Ｓｉ３Ｎ４膜２２をマスクとして
シリコン基板２１を関孔し開孔部２３をたとえば中を３
ムｍ、深さを１仏ｍに形成する。この際通常のケミカル
エッチでは開孔側面がゆるやかになるため、本実施例で
はプラズマエッチ、スパッターヱツチなどの手段でシリ
コンを開孔した。当然イオンミーリング法で行なっても
同様にシャープな開孔面が得られる。尚、関孔部２３の
深さは、必要な素子領域の深さに応じてその寸法が定め
られる。この急峻な閥孔面に対し、ｃにおいてＳｉが４
膜２４を減圧ＣＶＤ法によってたとえば厚さ０．２仏ｍ
に付着させる。減圧ＣＶＤ法を選んだ理由は主に付着粒
子の移動度が通常のＣＶＤ法に比し大きいため、側面付
着が容易であることを最大の理由としている。もちろん
通常のＣＶＤ法あるいはＰＶＤ法を用いても程度の差は
あれ、側面に付着はする。第３図ｄにおいて、矢印のご
とくスパッタエッチ法により、Ｓｉ３Ｎ４勝２４を除去
する。
とする。ｂにおいて、Ｓｉ３Ｎ４膜２２をマスクとして
シリコン基板２１を関孔し開孔部２３をたとえば中を３
ムｍ、深さを１仏ｍに形成する。この際通常のケミカル
エッチでは開孔側面がゆるやかになるため、本実施例で
はプラズマエッチ、スパッターヱツチなどの手段でシリ
コンを開孔した。当然イオンミーリング法で行なっても
同様にシャープな開孔面が得られる。尚、関孔部２３の
深さは、必要な素子領域の深さに応じてその寸法が定め
られる。この急峻な閥孔面に対し、ｃにおいてＳｉが４
膜２４を減圧ＣＶＤ法によってたとえば厚さ０．２仏ｍ
に付着させる。減圧ＣＶＤ法を選んだ理由は主に付着粒
子の移動度が通常のＣＶＤ法に比し大きいため、側面付
着が容易であることを最大の理由としている。もちろん
通常のＣＶＤ法あるいはＰＶＤ法を用いても程度の差は
あれ、側面に付着はする。第３図ｄにおいて、矢印のご
とくスパッタエッチ法により、Ｓｉ３Ｎ４勝２４を除去
する。
スパッターェッチ法は、エッチングの直線性が優れてい
るため、側面のＳｉ３Ｎ４膜２４はエッチングされず、
図ｄのごとく上面及び凹部シリコン上面のみがエッチン
グされる。すなわち側面Ｓｊ３Ｎ４膜２４が残ることと
なる。その後ｅに示すように、シリコン基板２１のエッ
チングを行なう。たとえばこのエッチングはケミカル・
エッチにより０．５仏ｍなされる。このエッチングを終
了後、酸化を実施すると、露出したシリコン面に酸素分
子が拡散し、酸化工程が進む。
るため、側面のＳｉ３Ｎ４膜２４はエッチングされず、
図ｄのごとく上面及び凹部シリコン上面のみがエッチン
グされる。すなわち側面Ｓｊ３Ｎ４膜２４が残ることと
なる。その後ｅに示すように、シリコン基板２１のエッ
チングを行なう。たとえばこのエッチングはケミカル・
エッチにより０．５仏ｍなされる。このエッチングを終
了後、酸化を実施すると、露出したシリコン面に酸素分
子が拡散し、酸化工程が進む。
ある時間の酸化工程を行ない酸化物領域２７を形成する
と、ｆに示すように２５なる単結晶シリコン島領域下面
が両側から酸化によりつながり、また酸化シリコンを表
面迄膨張させると平面の平坦化が可能となる。酸化条件
は、たとえば６．５気圧の高圧で１０５０ｑ０２２０分
である。尚、２６はＳｉ３Ｎ４が酸化されたシリコン酸
化膜を示す。その後シリコン表面のＳｉ３Ｎ４膜２２を
除去すると、ｇに示すように、単結晶シリコン２５の下
面、側面が酸化物領域２７により園こまれた構造となる
。第３図ｈは該構造にバィポーラトランジスターを製作
した例を示し、ｈで２８は埋込領域、２９はコレクター
コンタクト部、３０はベースコンタクト部、３１はヱミ
ッター部をあらわしている。
と、ｆに示すように２５なる単結晶シリコン島領域下面
が両側から酸化によりつながり、また酸化シリコンを表
面迄膨張させると平面の平坦化が可能となる。酸化条件
は、たとえば６．５気圧の高圧で１０５０ｑ０２２０分
である。尚、２６はＳｉ３Ｎ４が酸化されたシリコン酸
化膜を示す。その後シリコン表面のＳｉ３Ｎ４膜２２を
除去すると、ｇに示すように、単結晶シリコン２５の下
面、側面が酸化物領域２７により園こまれた構造となる
。第３図ｈは該構造にバィポーラトランジスターを製作
した例を示し、ｈで２８は埋込領域、２９はコレクター
コンタクト部、３０はベースコンタクト部、３１はヱミ
ッター部をあらわしている。
本発明の第２の実施例を第４図に示す。第４図ａ，ｂは
前述の実施例と同一であるが、ｃにおいて、ＡＩ４０を
電子ビーム蒸着法等の直線性の優れた方法により蒸着を
行なう。通常の真空蒸着法では、関孔部の側面にはＡＩ
は付着しない。ｄにおいてはこの上から減圧℃ＶＤ法あ
るいはＰｌａｓｍａ付着法により、Ｓｉ３Ｎ４膜４１を
付着させる。減圧ＣＶＤ法はステップカヴアレツジが優
れた方法であり、関孔部側面にもＳｉ３Ｎ４４１が付着
される。その後ＡＩ４０の全面エッチを行なうと、ＡＩ
上のＳｉ３Ｎ４膜はピンホ−ルが多く、ここからエッチ
ング液又はエッチング気体が浸透し、ＡＩ膜上のみのＳ
ｉ３Ｎ４膜４１がリフトオフされる。リフトオフされた
、該素子の断面構造をｅに示す。この第４図ｅの構造は
、第３図ｄの構造と同一であり、その後は第３図ｅ以降
に示した工程を実施することにより、本発明の構造のご
とく側面並びに下面が酸化膜により分離された構造とな
る。以上述べた２つの実施例に限らず、本発明はＳｉ３
Ｎ４生成、ＡＩ生成等の特質と各膜のエッチング特性が
、関孔部の側面及び底面部で異なってし、ことを利用す
る方法であればいずれの方法も採用することが可能であ
る。
前述の実施例と同一であるが、ｃにおいて、ＡＩ４０を
電子ビーム蒸着法等の直線性の優れた方法により蒸着を
行なう。通常の真空蒸着法では、関孔部の側面にはＡＩ
は付着しない。ｄにおいてはこの上から減圧℃ＶＤ法あ
るいはＰｌａｓｍａ付着法により、Ｓｉ３Ｎ４膜４１を
付着させる。減圧ＣＶＤ法はステップカヴアレツジが優
れた方法であり、関孔部側面にもＳｉ３Ｎ４４１が付着
される。その後ＡＩ４０の全面エッチを行なうと、ＡＩ
上のＳｉ３Ｎ４膜はピンホ−ルが多く、ここからエッチ
ング液又はエッチング気体が浸透し、ＡＩ膜上のみのＳ
ｉ３Ｎ４膜４１がリフトオフされる。リフトオフされた
、該素子の断面構造をｅに示す。この第４図ｅの構造は
、第３図ｄの構造と同一であり、その後は第３図ｅ以降
に示した工程を実施することにより、本発明の構造のご
とく側面並びに下面が酸化膜により分離された構造とな
る。以上述べた２つの実施例に限らず、本発明はＳｉ３
Ｎ４生成、ＡＩ生成等の特質と各膜のエッチング特性が
、関孔部の側面及び底面部で異なってし、ことを利用す
る方法であればいずれの方法も採用することが可能であ
る。
以上のように、本発明の効果は単結晶部と基板間の容量
、あるいは単結晶部と基板間に存在するりーク電流を少
なくすることを第１の目的としているが、その他の大き
な特長は耐酸化性膜であるＳｉぶ４膜が単結晶都側面に
存在することである。通常このような酸化膜分離が他の
手段で仮りに可能となった場合でも、酸化膜分離を実施
した素子はその後の多くの工程で長時間の酸化処理が行
なわれる。この場合、Ｓｉ３Ｎ４膜がないとその酸化工
程により、側面がますます酸化され、有効単結晶部の大
きさが工程のたびごとに徐々に小さくなり、素子形成部
分が４・さくなる不都合が生じる。Ｓｉ３Ｎ４膜が該構
造の側面に存在する本発明においては、そのようなこと
が生ぜず、酸化処理の前後で素子形成部のパターン中は
変化しない。更に、本発明素子はあらかじめ、関孔都側
面に耐酸化性膜をもうけ、その部分が酸化膜によりちよ
うど満たされる所で酸化工程を中止すれば、普通のＳｉ
３Ｎ４膜を用いた酸化膜側面分離法で横方向に酸化が進
むことにより生じる、バードピーク、バードヘッド等の
凸部が、原理的に生じにくく、そのため平坦性にきわめ
て優れた特性を有することとなる。
、あるいは単結晶部と基板間に存在するりーク電流を少
なくすることを第１の目的としているが、その他の大き
な特長は耐酸化性膜であるＳｉぶ４膜が単結晶都側面に
存在することである。通常このような酸化膜分離が他の
手段で仮りに可能となった場合でも、酸化膜分離を実施
した素子はその後の多くの工程で長時間の酸化処理が行
なわれる。この場合、Ｓｉ３Ｎ４膜がないとその酸化工
程により、側面がますます酸化され、有効単結晶部の大
きさが工程のたびごとに徐々に小さくなり、素子形成部
分が４・さくなる不都合が生じる。Ｓｉ３Ｎ４膜が該構
造の側面に存在する本発明においては、そのようなこと
が生ぜず、酸化処理の前後で素子形成部のパターン中は
変化しない。更に、本発明素子はあらかじめ、関孔都側
面に耐酸化性膜をもうけ、その部分が酸化膜によりちよ
うど満たされる所で酸化工程を中止すれば、普通のＳｉ
３Ｎ４膜を用いた酸化膜側面分離法で横方向に酸化が進
むことにより生じる、バードピーク、バードヘッド等の
凸部が、原理的に生じにくく、そのため平坦性にきわめ
て優れた特性を有することとなる。
すなわち、本発明に係る半導体装置では、開口部に耐酸
化性膜が形成されているので酸化膜によるバードヘッド
、バードピークがなく、素子の良好な平坦化が実現され
る。以上のごとく、本発明に依れば、素子形成の表面パ
ターンを大きくすることなく絶縁分離領域を形成出来、
しかも表面と平坦に出来、高密度な半導体装置の製造に
大なる工業的価値を有するものである。
化性膜が形成されているので酸化膜によるバードヘッド
、バードピークがなく、素子の良好な平坦化が実現され
る。以上のごとく、本発明に依れば、素子形成の表面パ
ターンを大きくすることなく絶縁分離領域を形成出来、
しかも表面と平坦に出来、高密度な半導体装置の製造に
大なる工業的価値を有するものである。
第１図ａ，ｂ、第２図ａ，ｂはそれぞれ従来の分離法の
工程図、第３図ａ〜ｈは本発明の第１の実施例の分離法
の工程図、第４図ａ〜ｅは本発明の第２の実施例にかか
る分離法の工程図である。 ２１…・・・シリコン基板、２２，２４・・・・・・Ｓ
ｊ３Ｎ４膜、２３・・・・・・開孔部、２５・・・・・
・単結晶シリコン島領域、２６・・・・・・シリコン酸
化膜、２７・・・・・・酸化物領域。 第１図 第２図 第３図 第３図 第４図
工程図、第３図ａ〜ｈは本発明の第１の実施例の分離法
の工程図、第４図ａ〜ｅは本発明の第２の実施例にかか
る分離法の工程図である。 ２１…・・・シリコン基板、２２，２４・・・・・・Ｓ
ｊ３Ｎ４膜、２３・・・・・・開孔部、２５・・・・・
・単結晶シリコン島領域、２６・・・・・・シリコン酸
化膜、２７・・・・・・酸化物領域。 第１図 第２図 第３図 第３図 第４図
Claims (1)
- １ 半導体層表面に第１の耐酸化性膜パターンを形成す
る工程と、上記耐酸化性膜パターンをマスクに上記半導
体層を所定量エツチングし複数個の開口部を形成する工
程と、上記開口部側面に第２の耐酸化性膜を形成する工
程と、上記第１、第２の耐酸化性膜をマスクとして上記
半導体層の露出部分の酸化処理を行ない、上記半導体層
から成る複数の島領域の底面部に上記半導体層を酸化し
てなる絶縁膜を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8887179A JPS6028387B2 (ja) | 1979-07-12 | 1979-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8887179A JPS6028387B2 (ja) | 1979-07-12 | 1979-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612749A JPS5612749A (en) | 1981-02-07 |
| JPS6028387B2 true JPS6028387B2 (ja) | 1985-07-04 |
Family
ID=13955065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8887179A Expired JPS6028387B2 (ja) | 1979-07-12 | 1979-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028387B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154855A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57154856A (en) * | 1981-03-19 | 1982-09-24 | Toshiba Corp | Semiconductor device |
| US4563227A (en) * | 1981-12-08 | 1986-01-07 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a semiconductor device |
| JPS58197742A (ja) * | 1982-05-13 | 1983-11-17 | Seiko Epson Corp | 誘電体分離法 |
| JPS58182177U (ja) * | 1982-05-31 | 1983-12-05 | リズム時計工業株式会社 | 報時時計の時刻修正機構 |
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPH0642510B2 (ja) * | 1983-06-13 | 1994-06-01 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 半導体構造の形成方法 |
| JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS6074452A (ja) * | 1983-09-29 | 1985-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6085671U (ja) * | 1983-11-02 | 1985-06-13 | 株式会社荏原製作所 | 逆止め弁 |
| JPS60127740A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS61125039A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 半導体装置の製造方法 |
| US4685198A (en) * | 1985-07-25 | 1987-08-11 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing isolated semiconductor devices |
| TW309647B (ja) * | 1995-12-30 | 1997-07-01 | Hyundai Electronics Ind | |
| EP1067599B1 (en) | 1999-07-09 | 2007-09-12 | STMicroelectronics S.r.l. | A method of forming structures with buried oxide regions in a semiconductor substrate |
| JP2013048161A (ja) * | 2011-08-29 | 2013-03-07 | Citizen Holdings Co Ltd | 半導体装置の製造方法 |
-
1979
- 1979-07-12 JP JP8887179A patent/JPS6028387B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612749A (en) | 1981-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6028387B2 (ja) | 半導体装置の製造方法 | |
| JP2599550B2 (ja) | 横型バイポーラ・トランジスタの製造方法 | |
| US4900689A (en) | Method of fabrication of isolated islands for complementary bipolar devices | |
| JPH01274470A (ja) | バイポーラ・トランジスタ装置及びその製造方法 | |
| JPS6015944A (ja) | 半導体装置 | |
| JPH04134844A (ja) | 半導体装置の素子間分離領域の形成方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| KR950004842B1 (ko) | 반도체장치의 제조방법 | |
| JP2680358B2 (ja) | 半導体素子の製造方法 | |
| JPH02130852A (ja) | 半導体装置 | |
| JP3202011B2 (ja) | 半導体装置及びその製造方法 | |
| KR950000138B1 (ko) | 이중 측면절연막을 갖는 자기정렬 쌍극자 트랜지스터 장치의 제조방법 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03211736A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPS6122476B2 (ja) | ||
| JP2524079B2 (ja) | 上向構造型バイポ―ラトランジスタ及びその製造方法 | |
| JP3146554B2 (ja) | 素子分離方法 | |
| JP2633411B2 (ja) | 半導体装置の製造方法 | |
| JPS6021539A (ja) | 半導体装置の製造方法 | |
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0230160A (ja) | 半導体装置 | |
| JPH02119258A (ja) | 半導体装置の製造方法 | |
| JPH01300559A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH04359434A (ja) | 半導体集積回路装置の製造方法 |