JPS58197742A - 誘電体分離法 - Google Patents

誘電体分離法

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JPS58197742A
JPS58197742A JP8036682A JP8036682A JPS58197742A JP S58197742 A JPS58197742 A JP S58197742A JP 8036682 A JP8036682 A JP 8036682A JP 8036682 A JP8036682 A JP 8036682A JP S58197742 A JPS58197742 A JP S58197742A
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JP
Japan
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parts
semiconductor
dielectrically
semiconductor substrate
island type
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Pending
Application number
JP8036682A
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English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
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Seiko Epson Corp
Suwa Seikosha KK
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Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
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    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体の誘電体分離法に関する。
従来、半導体集積回路装置の誘電体分離法としては、部
分的に誘電体分離する例えばＬＯＯＯ８（ＬＯ（７ａｌ
　　０Ｘｉｄａｔｉｏｎ　　５ｔｒｕｃｔｕｒ・）法等
が用いられていた。また、完全誘電体分離法としては、
５Ｏ８（８１１１ｏｏｒｏｒｌ　８ａｐｐｈｉｒ・）に
よる半導体装置製作が行なわれていた。
しかし、上記従来技術では、例えばＬＱＯＯ８法の場合
は、部分的ＩＩｔ体分離であり、素子間リーク電流が完
全には無くならず、又スイッチング速度も連くできない
という欠点があった。また５Ｏａｋ−よる完全誘電体分
離では、半導体膜の結晶欠陥が多く、素子内のスタンド
・パイ時のリーク電流が大きいという欠点があった。
本発明はかかる従来技術の欠点をなくし、素子間及び素
子内リーク電流がなく、且つ高速化の可能な半導体装置
製作用の半導体基板を提供することを目的とする。
上記目的を達成するための本発明の基本的な構成は、誘
電体分離法に於て、半導体基板表面を凹凸状に加工し、
該凹凸状半導体表面の凸部の側面から酸化処理を施し、
少なくとも凸部の表面部分の半導体を島状にｖｊ誘電体
分離ることを特徴とする。
以下、実施例により本発明の詳細な説明する。
第１図は本発明による誘電体分離の工程の一実施例を示
す半導体基板の断面図である。まず、（−）単結晶シリ
コン・ウェーハ１を、（ｂ）ホトリゾグラフィーによる
レジスト図形処理後、イオン・ビーム・エツチングある
いはＩｏｎ水溶液による異方性エツチングによりシリコ
ン・ウエーノ）１の表面を凹凸状に加工し、凸部２を形
成する。この場合の凸部の形状は基板に立して、その側
面が垂直のみゃある必要はなく、鋭角あるいは鈍角、あ
るいは、部分的に側面も凹んだ状態に加工してもよい０
次に、（Ｃ）凸部２の表面を含む、島状に残すべき８１
部を、例えばシリコン窒化膜５等で部分的に覆い、←）
全４面を酸化処理することにより、マスクされた島状部
の単結晶８１５は酸化膜４により完全に誘電体分離され
たものとなるシリコン窒化膜５はこの工程の最後に除去
される。第１図（Ｃ）の工程に於いて、凹部の底部の一
部もシリコン冨化膜で覆うと、シリコン基板の一部も単
結晶部として用いることができ、併せてシリコン高部も
形成できる。
上記の如（、単結晶半導体基板の一部を島状に完全誘電
体分離することにより、素子間及び素子内リーク電流が
なく、且つ高速動作が可能な半導体集櫨回路を製作でき
る半導体基板が提供できるという効果がある。
【図面の簡単な説明】
第１図は本発明による１ＩＩＩ、体分離の工程の一実施
例を示す半導体基板の断面図である。 １・・・・・・半導体基板 ２・・・・・・凸　部 ５・・・・・・マスク材 ４・・・・・・誘電体膜 ５・・・・・・誘電体分離半導体島 以　　上 出願人　株式金社−訪精工舎 代理人　弁理士　最上　　務

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面を凹凸状に加工し、該凹凸状半導体表面
    の凸部の側面から酸化処理を施し、少なくとも凸部の表
    面部分の半導体を島状に誘電体分離することを特徴とす
    る誘電体分層法。
JP8036682A 1982-05-13 1982-05-13 誘電体分離法 Pending JPS58197742A (ja)

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JPS58197742A true JPS58197742A (ja) 1983-11-17

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612749A (en) * 1979-07-12 1981-02-07 Matsushita Electric Ind Co Ltd Production of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612749A (en) * 1979-07-12 1981-02-07 Matsushita Electric Ind Co Ltd Production of semiconductor device

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