KR940005451B1 - Mos 트렌치 트랜지스터 장치 및 그 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
[발명의 명칭]
MOS 트렌치 트랜지스터 장치 및 그 제조 방법
[도면의 간단한 설명]
제1도는 본 발명에 따라 제조된 장치의 상단에서 바라본 개략도.
제2a도 및 2b도는 제1도에서 표시된 부분에 대해 바라본 사시 단면도.
제3도는 본 발명의 장치를 기술하는데 사용된 치수를 나타내는 개략도.
제4도는 본 발명의 적합한 실시예에 따른 멀티-트랜치 트랜지스터의 사시도.
제5a도 내지 5l도는 제4도에서 도시된 구조를 형성하는데 유용한 순차 공정 단계를 개략도.
제6도는 본 발명에 따른 변형된 트렌치 트랜지스터의 사시도.
제7a도 내지 7f도는 제6도에서 도시된 구조를 형성하는데 유용한 순차 공정 단계의 개략도.
제8a도 내지 8f도는 본 발명에 따른 트렌치 트랜지스터 구조를 형성하는데 유용한 다른 순차 단계의 개략도.
[발명의 상세한 설명]
[발명의 배경]
최근에는 반도체 장치 제조시에 있어서 집적 회로 장치의 실장 밀도(packing density)에 대한 계속적인 축소가 새로운 방향으로 나타나고 있다. 이 새로운 방향은 반도체 장치 구조를 기판 결정에서 3차원으로 구축하려는 것이다. 이들 새로운 장치에 대한 실용적인 구축 블럭은 실리콘 기판내에서 형성되는 트렌치(trench) 구조이다. 급경사이며 거의 수직인 측벽을 갖는 깊은 트렌치 구조를 새로운 비등방성 애칭 기법에 의해 형성할 수 있다. 메모리 셀용으로서 여러 제조자들은 트렌치 절연 영역 트렌치 캐패시터의 형성을 제안하여 왔다. 보다 최근이며 잘 알려지지 않은 제안으로는 트렌치 게이트 구조를 형성하는 것이며, Hiroshi Iwai 씨에게 1984년 6월 26일자로 허여된 미국 특허 제 4,455,740호에서 구체화된 이러한 제안은 MOS 트랜지스터의 치수를 축소하고, 소스 및 드레인을 보다 더 밀접하게 하는 것이 바람직한 것으로 제시하였다. 이와이씨는 소스 및 드레인의 펀치쓰루(punchthrough)가 생겨날 정도로 밀접하게 공간을 이루는 목표에 도달한다는 것을 인식하였다. 따라서, 제조자들은 표면에서 소스와 드레인간의 공간이 기판내로 측트렌치의 하단 둘레까지 게이트 길이를 연장시켜 펀치쓰루와는 무관하게 수축될 수 있어 수평 치수보다는 수직으로 소스 및 드레인을 유효하게 물리적으로 분리시키는 구조를 제시하고 있다.
상기 제안은 본질적으로 소정의 표면적으로 MOS 장치의 채널 길이를 연장하는 기법이라는 것을 인식하게 될 것이다. 상기 MOS장치의 길이를 연장하면 장치의 동작 속도가 감소되어 따라서 장치의 이득도 감소된다. 이러한 결점은 방금 기술된 장점과 상쇄될 수 있으며 이와이씨에 의해 제시된 바와같이 트렌치 게이트 구조가 장치 응융에 있어서 중요하다는 것을 알 수 있다.
본 출원인은 이와이씨의 장치와는 다른 트렌치 게이트 장치를 발명하였는데, 트렌치를 사용한다는 점에서만 이와이씨의 장치와 동일하다. 이와이씨의 장치에 있어서 트렌치 장치의 게이트이지만, 본원에서 기본적으로 제안된 장치에 있어서는 트렌치내에서 장치 전체를 구축한다. 즉, 소스 및 드레인 영역도 트렌치내로 연장되어 본원의 모든 장점들을 구현할 수 있다.
이들 장점들중 1차적인 소정의 표면 치수에 대한 트랜지스터의 실제적인 이득 증가이다. 이러한 연구 방법을 사용하여 다양한 새로운 장치 구조가 가능해졌다.
전체 메모리 셀을 기판의 깊이 치수로 본질적으로 형성하는 트랜치 캐패시터와 트랜치 게이트의 결합이 제안되었다.
[발명의 상세한 설명]
제1도에서는 기본적인 트렌치 트랜지스터 구조를 도시하고 있다. 제1도에서 게이트(12)는 트렌치(11)를 횡단하고 있다. 이 게이트에 의해 소스(13)와 드레인(14)이 분리되어진다. 제2a도 및 2b도에서 제1도의 구조를 단면으로 도시하고 있다. 이들 도면에서 동일 번호로 표시된 소자들은 동일한 것을 나타내고 있다. 또한 제2a도 및 2b도에서는 게이트 유전체(15)가 도시되어 있다. 소스 및 드레인 영역의 부분(16 및 17)은 소스 및 드레인 접점시에 접점 소자를 수용하도록 제공되어 있다. 트렌치 트랜지스터의 치수는 제3도에서 W,L 및 D로 표시되어 있다. 제3도는 제2a도의 도면과 대응한다.
MOS 트랜지스터의 이득은 이 트랜지스터의 길이로 분할된 트랜지스터의 채널폭에 비례한다. 이 채널폭의 치수는 소스 또는 드레인이 접하는 게이트의 엣지를 따라 측정하는 거리이며, 길이치수는 소스와 드레인을 분리시키는 거리이다. 전형적으로 최대실장 밀도의 장치에 있어서의 폭은 사용되어지는 기술의 최소라인폭과 거의 동일하게 만들어진다. 최적의 실장 밀도에 있어서의 길이는 종종 폭과 동일하게 되도록 선택된다. 그러나, 여러장치와 특히 논리 장치 및 메모리 구동기에 있어서는, 트랜지스터 이득이 보다 높은 것이 바람직하다. 이러한 것으로 인하여 트랜지스터를 설계할시에 게이트 폭을 게이트 길이의 수배로 하게 되었다. 이러한 구조는 게이트 폭을 효과적으로 증배시키는 본 발명에 따라 적합하게 실현될 수 있다. 제2b도로부터, 실효 게이트 폭이 W=2D라는 것을 알 수 있다. D는 W와 동일한 경우, 본 장치에서의 게이트 폭은 동일한 표면 크기를 점유하는 종래장치의 폭에 비해 거의 3배이다.
본 발명의 트랜지스터 장치에 있어서는 다양한 트렌치 게이트를 제공함으로써 이득이 증가될 수 있다. 이러한 구조를 제4도에서 도시하고 있다. 여기서 트랜지스터의 폭은 또한 일련의 트렌치를 이용하여 증가된다. 이러한 구조는 고이득 장치에 적합되며 본 발명을 통상적으로 수행을 할 수 있다. 제4도 구조의 잇점에 대해서는 다음으로부터 명백해질 것이다. 예를들어 W,L 및 D(제3도)가 모두 3μm와 동일하다고 가정을 하며, 제4도의 트렌치간의 간격도 모두 3μm와 동일하다고 가정한다. 장치의 활성 표면적은 3μm×15μm이다. 이러한 표면적을 점유하는 표준 트랜지스터는 15μm의 게이트 폭을 제공할 것이다. 15μm 트렌치폭을 갖는 제1도의 단일 트렌치 장치는 40% 증가한 21μm 게이트 폭을 제공할 것이다. 3개의 트렌치를 갖는 제4도의 장치의 게이트 폭은 33㎛ 즉 게이트 폭이 220% 증가하였다. 트렌치 깊이 대 트렌치 폭의 종횡비가 증가하면, 본 발명의 개념 효과는 더욱더 명백해진다. 트렌치의 길이가 6㎛이면, 이 실시예에서 단일 트렌치 장치에서의 게이트 폭은 27㎛ 즉 정상폭(15㎛)의 거의 두배이다. 제4도에서와 같이 다중 트렌치 장치에서의 게이트 폭은 51㎛ 즉 종래 장치의 폭에 비해 3배 이상이다.
본 기술에 숙련된 사람에게는 이들 장치를 제조하는데 있어서 여러가지 다양한 방법을 이용할 것이다. 필요한 기술은 현재 공지되어 있으며, 이들 장치를 제조하는데 있어서 일반적인 3가지 방법을 기술하고자 한다.
제1방법에 대해서는 제4도 및 5a도 내지 5g도를 참조하면서 기술하고자 한다. 제5a도 내지 5g도는 장치의 폭 W를 따라 절취한 단면도로서 제2b도에 도시된 단면과는 이러한 점에서 대응한다. 제5a도는 종래 방식으로 제조된 필드 산화물(51)을 포함하여 도시된 바와같이 장치 주변에서 절연을 제공하는 전형적으로는 실리콘인 반도체 기판(50)을 도시한다. 기판 및 필드 산화물상에는 패드 산화물층(52), 질화 실리콘 에칭 저지층(53) 및 산화 마스크층(54)을 구비하는 마스크층이 형성되어 있다. 이 마스크층은 종래의 기법으로 적합하게는 비등방성 RIE 기술에 의해 패턴 형성되어 구멍(55)을 형성한다. 비등방성 RIE 기술을 이용하여 제5b도에서 도시된 트렌치(56)을 형성한다. 트렌치의 길이 L(제 2a도 및 3도를 참조)은 게이트의 길이를 포함한다. 만일 게이트 길이가 사용하는 기술에서 허용되는 최소의 치수이라고 가정을 하면, 트렌치의 길이는 소스 및 드레인 영역의 허용치에 상기 치수를 더한 것이다. 이 실시예에서는 게이트 길이 및 소스/드레인의 나머지 길이에 대해 2㎛ 내지 3㎛ 및 1㎛로 제안하였다. 이것은 최소한의 설계 규칙이 1㎛인 것을 택한 것이다. 폭 W 및 구멍간의 간격도 또한 1㎛정도이다. 트렌치의 깊이는 여기서 기술된 치수로 희망에 따라 선택될 수 있는데 통상 1㎛ 내지 4㎛일 것이다. 트렌치 에칭 단계의 엄격함 즉 실리콘 결정에서 야기되는 손상으로 인하여, 에칭 표면을 표준 실리콘 액체 부식제로 "세정(clean)"하거나 또는 얇은 표면층을 산화 및 스트립하는 것이 적합하지만 필수적인 것은 아니다. 이때에, 희망에 따라서는 마스크층(52, 53, 54)을 제거시킬 수 있다. 산화물층을 버퍼된 HF로 제거시킬 수 있다(제5c도). 인산을 사용하여 질화물층을 제거시킬 수 있다. 이러한 에칭은 실리콘을 손상시킬 수 있기 때문에 제5d도에서 도시된 바와같이 질화물층을 제거하기 전에 트렌치 표면상에 희생(최종적으로는 제거될) 산화물층(52a)을 형성하는 것이 적합하다. 패드 산화물층(52)은 실리콘 표면을 보호한다. 제5e도에서 도시된 바와같이 질화물 에칭 저지층(53)을 제거한 후에, 가볍게 버퍼된 HF에칭 단계로 희생 산화물층 및 패드 산화물층을 제거할 수 있다.
실리콘 질화물 에칭 저지의 이유는 명백한데, 이것에 의해 트렌치 마스크층을 제거할 때 필드 산화물층이 제거되는 것이 방지되며, 또한 합성 마스크층 또는 이의 일부분은 처리 단계중 최종 단계까지 남겨질 수 있다[필드산화물(51)을 제외함]. 기판(50)을 스트립하여 트렌치(56)가 형성된 경우, 통상적으로 실리콘 이산화물인 게이트 유전체층(57)이 종래의 방식으로 성장되어 제5f도의 구조가 형성된다. 이중 또는 합성층, 그중에서도 특히 실리콘 이산화물 및 실리콘 질화물을 포함하는 다른 유전체층을 사용할 수 있다. 이미 언급한 바와같이, 0.02 내지 0.1㎛이다. 게이트 유전체 두께의 치수는 그다음에, 폴리실리콘 또는 다른 적당한 도체인 예를들어 폴리사이드 또는 내화성 물질을 구조 전체상에 증착시키고 패턴 형성시킴으로써 제4도 및 5g도에서 도시된 바와같이 게이트 전극(58)이 형성되어진다. 패턴 형성단계는 2중 레벨 또는 3중 레벨의 포토레지스트 공정을 이용하여 수행하는 것이 적합하다. 이러한 공정은 현재의 잘 알려져 있으며 심한 지형변화를 갖는 층에서 정확히 패턴을 형성할 수 있는데, 즉 소위 레지스트의 충전재층이 사진 석판화 영상을 투영하기 위한 평면을 남겨 놓는 지형으로 트렌치를 충진시킬 것이다. 다음에 패턴은 두꺼운 충진재 층을 통하여 효과적으로 전달된다. 다른 방법은 예를들어 공지된 TEOS 공정을 이용하거나 저압력 CVD에 의하여 증착된 예를들어 실리콘 이산화물인 충진재층으로 트렌치를 충진하는 것이다. 최종적인 구조는 비교적 평면이거나, 또는 훨씬 더이상 평면화되도록 다시 에칭될 수 있으며 다음에 포토레지스트층이 이 위에 피복된다. 게이트 전극(58)을 패턴 형성한 후에, 소스/드레인 영역을 형성한다. 이들 영역을 증기상 확산(vaporphase diffusion) 또는 다른 적합한 기술에 의해 형성할 수 있다. 제조하는 트랜지스터가 n 채널 장치이면, 비소 불순물을 게이트 전극(58)에 인접하는 영역내로 확산시키는데 아르신(arsine) AS2O3또는 이들의 등가물을 이용할 수 있다. 다음에는 본 기술 분야에서 알려진 바와같이 산화물 인터레벨 유전체 또는 안정화층을 형성할 수 있다. 접점창과 소스, 드레인 및 게이트의 접점을 통상의 방법으로 형성한다.
방금 기술된 트렌치 트랜지스터 구조를 형성하는 여러가지 가능한 방법중 적합한 방법은 트렌치내에서 증착되며 비등방성에칭 기술로 자체 패턴 형성되는 유전체 충진재층을 사용하여 소스 및 드레인 형성에 적합한 이중 트렌치를 형성하는 것이다. 이것은 충진재층이 다기능인 것을 제외하고는 다레벨 석판화 방법을 응용한 것으로 고려할 수 있다. 이 유전체 충진재층은 게이트 전극을 형성하는 에칭 마스크와 소스 및 드레인을 형성하는 확산 마스크로써 작용하여, 구조에서는 트렌치를 평면화시키는 충진재로서 남아있게 된다. 충진재층용으로 적합한 물질은 실리콘 이산화물 또는 실리콘 질화물이다. 이들 물질을 증착 및 패턴 형성하는 기술은 공지되어 있으며, 본 출원에서 이들의 효력이 바로 나타난다.
이러한 방법을 이용하는 적합한 순차 단계를 제5h도 내지 5l도에서 도시하고 있다. 제5h도는 트렌치를 충진하는 평면화된 유전체 충진재층(70)을 도시한다. 이러한 단면과 제5j도 내지 5l도의 단면은 장치의 길이 L을 따라 절취한 것으로 제2a도에서 도시된 단면과 상응한다. 이 유전체 층은 제5j도에서 도시된 바와같이 비등방성으로 에칭되어 소스/드레인 트렌치(71 및 72)가 형성된다("I"는 생략됨.) 다음에 제5k도에서 도시된 바와같이 노출된 폴리실리콘이 게이트(58)를 남겨놓고 제거된다. 소스/드레인 영역(73 및 74)은 확산 또는 적합한 수단에 의해 형성된다. 소스/드레인 트렌치는 유전체(75)로 채워지며(제5l도 참조). 이 유전체는 예를들어 시레인, TEOS 또는 등가물을 사용하여 CVD 산화될 수 있다. 소스/드레인 접점(76 및 77)으로 어셈블리가 완성된다.
본 발명의 구조를 형성하는 일반적인 제2방법을 제6도 및 제7a도 내지 7f도의 순차 공정을 참조하여 기술하고자 한다. 이들 도면은 제2b도의 단면과 동일한 단면도이다. 형성된 기본적인 구조를 제6도에서 개략적으로 도시하고 있다. 트랜지스터의 기본 소자 즉 게이트 유전체(61), 게이트 전극(62), 소스(63) 및 드레인(64)이 도시되어 있다. 명백해질 바와같이 이러한 구조는 트렌치의 부분을 거의 충진시키는 고상 게이트 블럭과, 제5h도 내지 5l도를 참조하여 방금 기술된 것과 동일한 방법으로 소스 및 드레인 영역 형성에 적합한 2차 트렌치(65 및 66)로 특징되어 있다. 제6도에서는 단일 트렌치를 도시하고 있다. 이 실시예에서는 다수의 트렌치도 또한 사용할 수 있다. 트렌치의 평면도는 정사각형으로 보인다. 그러나, 최대 게이트 폭에 최적인 구조는 작게 되도록 예를들어 최소 허용 치수가 되도록 선택된 트렌치 폭을 갖을 것이다. 트렌치의 길이는 예를들어 최소치의 3배만큼 크게되어 소스/드레인이 형성될 수 있다. 이러한 사항은 상술된 장치에도 역시 적용되며, 목적은 치수 D의 영향을 최소화하는 것이다. 치수 W는 종래 구조에서와 같이 폭이 트렌치의 하단에 있거나 표면상에 있거나 거의 동일하다.
제6도의 장치를 제조하는 적합한 순차 공정에 대하여 지금부터 제7a도 내지 7f도를 참조하여 기술하고자 한다. 이러한 구조를 형성하는데 있어서 제1단계는 제5a도 및 5b도를 참조하여 기술된 것과 동일하므로 반복하여 기술할 필요가 없는 것으로 생각되므로 생략하기로 한다. 제5b도의 구조는 다음에 폴리실리콘의 두터운 층을 증착시키고 나서 평면화시킴으로써 트렌치(56)을 유효하게 충진시킨다. 기판(70), 필드 산화물(71), 게이트 유전체(72) 및 폴리실리콘으로 충전된 트렌치(73)를 갖는 최종 구조가 제7a도에서 도시된다. 도시된 구조와 같은 구조를 형성하기 위해 폴리실리콘으로 트렌치를 충진시키고 평면화시키는 기술들은 본 기술 분야에서는 공지된 사실로서 상기 이와이씨의 특허에서 예로서 기술되어 있다. CVD 공정 정합 코팅을 하는 공정을 사용하여 폴리실리콘을 증착하는 것이 적합하다. 증착된 폴리실리콘의 초기 두께는 충진되어진 트렌치 폭의 절반 정도이거나 트렌치를 완전히 충진시킬 수 있는 정도이다. 다음에 필요에 따라서 최종 폴리실리콘층을 다시 에칭할 수 있어서 제7a도의 플레이너 구조가 형성된다. 트렌치가 여전히 충진되어 있는 지점에서 표면층이 제거되기 때문에 플레이너 구조가 생겨난다. 어떠한 경우에는 이러한 표면층이 표면층으로서는 대단히 두텁더라도 증착된 상태로 표면층을 남겨 놓는 것이 유리한 것으로 알려져 있다. 적합한 순차에 있어서는 이층을 평면화하여 제7a도의 구조를 형성하며 다음에 상호 연결층이 증착된다. 제7b도에서 이 층(74)은 또한 폴리실리콘인 것이 적합하며 트렌치내에서 폴리실리콘 바디들을 상호 연결시킨다. 또한 본 기술에서 공지된 바와같이, 장치를 상호 연결하거나 또는 레벨을 상호 연결하는 표면 영역을 제공한다. 이층은 이러한 특징을 제공하기 인해 이러한 공정 단계에서 패턴화될 수 있으나, 제7c도에서 도시된 단계에서 패턴화되는 것이 적합하다.
다음 단계들은 다른 치수의 개략적 단면 측 폭보다는 게이트 길이를 따라 절취된 단면인 제2a도의 것과 동일한 단면을 사용하여 좀더 명확하게 도시되었다. 이 단면에서는 단지 하나의 트렌치만이 나타난다. 제7C도에서 층(73 및 74)이 하나로 합체된 것으로 도시되어 있으면 폴리실리콘층(75)은 트렌치 에칭 마스크(76)로 마스크되어 있다. 필드 산화물(71)이 폴리실리콘층(75)으로 보호되기 때문에, 참조번호(53)와 같은 질화물 에칭 저지층은 필요하지가 않다. 따라서 마스크(76)는 예를들어 0.1 내지 1.00㎛인 두터운 실리콘 이산화물층인 것이 적합하다. 마스크(76)가 제7c도에서 도시된 바와같이 형성된다. 층(75)은 제7d도의 사시도로 도시된 바와같이 비등방성으로 에칭되어 게이트 전극 구조 및 게이트 상호 연결층(75a)이 형성된다. 다음에 게이트 유전체층(72)의 노출된 부분은(임의로) 제거될 수 있으며 제7e도에서 도시된 바와같이 예를들어 아르신증가를 사용하여 예를들어 확산에 의해 소스 및 드레인 불순물 영역(77 및 78)이 형성될 수 있다. 마스크(76)는 희망에 따라 제거 또는 보존될 수 있다. 제7f도에서 노출된 실리콘상에 보호층(79)이 성장되며, 두터운 실리콘 이산화물 또는 도핑된 유리층(80)이 이층상에 증착되어 트렌치의 나머지부분을 충진시키게 된다. 접점창 및 접점층(도시되지 않음)은 종래의 방법으로 형성된다.
본 기술에 숙련된 사람은 제7d도에 관련하여 기술한 에칭 단계가 데이트 전극(75)과 층(72)의 물질을 적절하게 선택해야 할 필요가 있다는 것을 인식할 수 있을 것이다. 기재된 물질과 본 기술 프로세스에 의해, 유용한 트렌치 구조를 형성하는데 충분한 선택을 할 수 있다. 그러나, 매우 깊은 트렌치 구조가 바람직하다면, 좀더 선택적인 에칭 처리나 다른 순차가 바람직하다. 이러한 여러가지 제안들을 추천할 수 있다. 희생에칭 저지층 예를들어 몰리브덴 또는 다른 금속이 층(72)과 층(75) 사이에서 증착될 수 있어서 트렌치와 트렌치 주변의 마스크되지 않은 경계 사이의 물질에 과대하게 손상을 입히지 않고도 트렌치내에서 완전한 에칭을 행할 수 있다. 이러한 에칭 저지층은 이후에 게이트 전극에 의해 마스크되어지는 부분을 제외하고는 제거된다. 이부분은 게이트의 일부분이 된다. 다른 방법은 층(72)에 대해서 고선택성을 나타내는 게이트 물질을 선택하는 것이다. 비록 폴리실리콘이 게이트 전극에 적합한 물질이더라도, 실리콘 이산화물 또는 실리콘 질화물에 대해서 보다 높은 선택성을 갖는 다른 도전성 물질도 고려할 수 있다. 명백해질 이유에 적합한 다른 대안은 기판은 표면부와 트렌치 둘레의 경계부를 내구성 에칭 마스크로 마스크하는 것이다. 이러한 방법은 트렌치를 형성한 후 그 자리에 마스크층(52, 53 및 54)을 남겨 놓고(제5a도 참조), 제7a도에서 도시된 바와같이 트렌치내에서 게이트 유전체층(72)을 성장하여 층(73)을 증착시킴으로써 편리하게 구현될 수 있다. 층(73)은 제7d도에서 도시된 트렌치의 하단까지 에칭되며 표면부는 에칭 마스크(54)에 의해 보호되어짐으로써 트랜지스터의 상기 표면부는 비유효적으로 되어질 수 있다. 그러나, 트랜지스터를 깊이 치수로 연장함으로써 얻어진 잇점들은 트랜지스터의 상단 표면부의 손실보다도 중요할 것이다.
본 기술의 제조자들은 방금 기술된 결함들을 극복하고 공정 순차를 최적화하는 다른 방법들을 고안할 수 있다. 여기서 기술된 방법들은 단지 실시예에 불과하다는 것에 주목해야 할 필요가 있다.
본 발명의 트렌치 구조를 형성하는 일반적인 제3방법은 종래 기술에서 벗어난 것이다. 이러한 방법은 게이트를 형성하기전에 소스 및 드레인을 형성하는 것이다. 다음에 게이트는 트렌치 트랜지스터내에서 트렌치게이트로서 특징될 수 있는 자기 정렬기술에 의해 게이트를 형성한다. 이러한 방법은 제8a도 내지 8f도에서 도시되어 있다. 이경우도 필드 산화물(및 채널 정지 수단 또는 다른 표준 절연 수단) 형성 후 및 트렌치 에칭의 마스킹(제8a도의 82 내지 84)전에 기판 표면내의 적당한 영역내로 선택적 주입이 이루어지는 것이 적합한 것을 제외하고는 제5도의 구조가 시작점이다. n채널 장치에 대해서는 n형인 이러한 주입에 의해 나중에 순차가 처리됨에 따라 명백해질 바와같이 충분히 매립된 소스 및 드레인 영역과의 연결이 용이해진다. 표면 주입은 소스 및 드레인 주입에 있어서 통상적인 바와같이 비교적 대량이며 제8a도에서 참조번호(91)로 도시되어 있다. 이것은 다른 치수로 마스크되거나, 또는 다른 방법으로 처리되어 소스와 드레인을 절연시킨다. 제8a도는 참조번호(50 내지 55)가 참조번호(80 내지 85)로 변경되어진 것을 제외하고는 제5a도와 동일하다. 제8a도 또한 제5도에 관련하여 기술된 순차에 따라 이미 에칭된 트렌치(86)를 도시한다. 다음에 소스 및 드레인 영역이 형성된다. 제8b도의 참조번호(92)로 도시된 바와같이 표면 주입층(91)과 연결된다. 다음에 제8c도에서 참조번호(93)로 도시된 예를들어 CVD 실리콘 이산화물 TEOS 실리콘 이산화물, P-유리 등과 같은 두터운 유전체 물질층이 증착되어 트렌치(86)를 충진시킨다. 이러한 층은 일차적으로 충진재로서 작용을 하며 하나 이상의 여러 물질을 구비할 수 있다. 비록 언급된 산화물이 적합하더라도, 실리콘 질화물 또는 실리콘 이산화물/실리콘 질화물 합성물도 또한 적합할 것이다. 층(93)은 표면 두께를 감소시키거나 또는 트렌치(86)를 적절히 또는 거의 충진시키기위에서 평면화될 수 있다. 다음에 층(93)은 제8d도에서 도시된 마스크(94)에 의해 마스크되어 제8d도에서 도시된 초기 트렌치의 하단까지 에칭된다. 제8d내지 8f도는 제2a도에서와 같은 길이 치수를 따라 절취한 단면이다. 이때 이전의 에칭 단계에서 노출된 실리콘 기판은 트렌치의 하단을 따르고 트렌치의 측벽상에서 에칭되어 제8e에서 도시된 제2트렌치(95)가 형성된다. 이 트렌치는 집적 회로 장치용 게이트 구조를 포함한다. 이것은 주입층(92)을 개별 영역(92a 및 92b)으로 양분시켜 소스 및 드레인 영역이 형성된다. 게이트는 게이트 유전체(97)를 수백에서 수천 Å의 두께로 성장시킨 다음에 게이트 전극(98)을 증착시킴으로서 완성되어 제8f도의 구조가 형성된다. 게이트 구조(98)는 소스 및 드레인 영역(92a 및 91b)과 자기 정렬된다. 게이트 전극 물질은 폴리실리콘이 적합하지만 다른 어떠한 적합한 도체 물질도 적합할 수 있다. 열처리는 이러한 순차 단계에서 실제로 완성되기 때문에, 게이트 전극은 CVD 기법으로 증착되어 제2트렌치를 완전히 커버할 수 있는 알루미늄이 적합할 수 있다.
상기 이와이씨에 의해 제안된 트렌치 게이트 구조에서는 트렌치의 하단은 트렌치의 측을 따라 형성된 채널을 상호 연결시킨다. 그러므로 트렌치 하단은 소스 및 드레인 도통 경로의 필수 부분이 되어 차단될 수 없었다. 그러나 본원에서 제안한 구조에 있어서의 장점들은 트랜지스터의 대부분이 측벽을 따라 도통된다는 것이므로, 트렌치의 하단은 차단될 수 있다. 그러나 본원에서 기술된 트렌치 트랜지스터의 임의 실시예를 실현하는데는 트렌치의 하단에 관련된 누설 또는 다른 결합 때문에 영향을 받을 수 있다. 트렌치의 하단은 기판의 불순물 형태로 주입될 수 있으므로 트렌치 하단에서의 도통 및 누설을 차단할 수 있다. 트렌치 하단내로의 선택적 주입은 주입구 빔의 방향성 때문에 바로 나타난다. 도핑 레벨은 단지 누설을 충분히 감소시킬 수 있을 만큼만 필요하다. 또한, 두터운, 유전체를 트렌치 하단에 제공하여도 동일한 결과를 얻을 수 있다.
본 기술에 능숙한 사람에게는 여러가지 추가적인 변형 및 수정이 가능해진다. 본 발명에서 주요한 원리를 형성하는 트렌치 트랜지스터의 구조를 제조함에 있어서 중요한 여러처리 방법들이 있을 수 있다. 또한, 이들 기본적인 사상의 노출에 의하여 다른 제조자들도 여러가지의 구조적 변형을 행할 수 있다. 본 발명의 진보된 기술을 통한 원리의 근거를 둔 여러 변형 및 수정은 본 발명의 사상 및 범주내에서 적절히 고려될 수 있다.
Claims (8)
- 반도체 기판과, 상기 반도체 기판내에서 대향 배치된 한쌍의 제1측벽, 대향 배치된 한쌍의 제2측벽 및 하단부분을 구비하여 형성된 트렌치와, 상기 한쌍의 제1측벽 중 하나를 따라 연재하는 MOS 트랜지스터 소스영역과, 상기 한쌍의 제1측벽중 다른 하나를 따라 연재하는 MOS 트랜지스터 드레인 영역을 포함하는 MOS 트렌치 트랜지스터 장치에 있어서, 상기 한쌍의 제2측벽(11)을 커버하는 게이트 유전체층(15)과, 상기 한쌍의 제2측벽을 따라 연재하는 MOS 트랜지스터 게이트 전극으로서 상기 게이트 전극의 한 엣지는 상기 소스영역의 엣지상에 놓여 있으며 상기 게이트 전극의 다른 엣지는 상기 드레인 영역의 엣지상에 놓여 있는 MOS 트랜지스터 게이트 전극(12)을 포함하는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치.
- 제1항에 있어서, 상기 반도체 기판은 실리콘인 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치.
- 제1항에 있어서, 상기 게이트 전극은 폴리실리콘인 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치.
- 반도체 기판의 한 표면내에서 한쌍의 대향측벽, 한쌍의 대향 측벽 및 하단부분을 갖는 트렌치를 형성하는 단계를 포함하는 MOS 트렌치 트랜지스터 장치 제조 방법에 있어서, 트렌치에서 연속으로 한 측벽(11)을 따라 하향 연장하며 트렌치 하단부분을 따라 연장하며 또한 다른 측벽을 따라 상향 연장하며, 유전체층 및 이 유전체층상에 놓여 있는 전극층을 구비하는 게이트 구조(12, 15)를 형성하는 단계와, 상기 게이트 전극에 의해 커버되지 않는 트렌치의 표면 영역내에서 제1불순물 영역을 형성하는 단계와, 상기 게이트 전극의 한측의 불순물 영역에 대한 소스 접점을 형성하는 단계와, 상기 게이트 전극의 다른측의 불순물 영역에 대한 드레인 접점을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치 제조 방법.
- 제4항에 있어서, 상기 불순물 영역은 상기 반도체 기판의 상기 표면까지 기판의 상기 표면을 따라 연장하며 상기 소스 접점 및 드레인 접점은 상기 표면상에서 형성되는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치 제조 방법.
- 제4항 있어서, 상기 게이트 구조는 트렌치 중 적어도 단벽 및 하단상에 게이트 유전체층을 형성하는 단계와, 상기 기판의 표면 레벨에 근접하는 레벨로까지 폴리실리콘으로 트렌치를 충진시키는 단계와, 상기 폴리실리콘의 표면상에 상기 게이트 구조용 마스크를 형성하는 단계와, 상기 게이트 구조의 양측상에서 개방된 초기 트렌치의 일부분을 남겨 놓고 상기 트렌치의 하단까지 마스크되지 않은 폴리실리콘을 완전히 에칭하는 단계와, 상기 소스 및 드레인 영역을 형성하기 위해 개방되어 있는 부분내로 불순물을 도입하는 단계와, 상기 개방되어 있는 부분을 유전체 물질로 충진시키는 단계를 포함하여 형성되는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치 제조 방법.
- 제4항에 있어서, 상기 게이트 구조는 상기 트렌치의 단벽, 측벽 및 하단을 따라 불순물층을 형성하기 위한 제1깊이까지 트렌치의 벽내로 불순물을 도입하는 단계와, 상기 트렌치를 상기 기판의 표면 레벨에 근접하는 레벨까지 유전체 물질로 충진시키는 단계와, 상기 트렌치의 각각의 측벽과 간격을 두고 떨어져 있으며 상기 트렌치의 단벽들 사이에서 연장하는 스트립을 노출시키는 레지스트층으로 상기 유전체 물질을 마스킹하는 단계와, 상기 트렌치의 측벽과 간격을 두고 떨어져 있으며 트렌치의 단벽들 사이에서 연장하는 제2트렌치를 상기 트렌치보다 작게 형성하기 위해 상기 노출된 유전체 물질을 에칭하는 단계와, 상기 에칭 단계에서 노출된 트렌치벽의 노출된 부분을 상기 제1깊이를 초과하는 깊이로까지 에칭하여 상기 불순물층을 상기 제2트렌치의 양측에 면하는 두 세그먼트로 분할하는 단계와, 상기 제2트렌치의 표면상에 게이트 유전체층을 형성하는 단계와, 상기 두 세그멘트에 대한 전기 접점을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치 제조 방법.
- 제7항에 있어서, 상기 게이트 전극은 상기 제2트렌치를 충진시키기 위해 폴리실리콘으로 증착되어지는 것을 특징으로 하는 MOS 트렌치 트랜지스터 장치 제조 방법.
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