JP2002134528A - エンハンスメントモードデバイス - Google Patents
エンハンスメントモードデバイスInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】
【課題】 表面空乏効果で悩まない高性能かつ信頼性の
あるエンハンスメントモードデバイスを提供すること。 【解決手段】 真性のＩｎＡｌＡｓバリヤー層（２０）
上に堆積されたひずみ（strained）N−ドープＩｎＡｌ
Ａｓ電荷シールド層（２２）を用いるエンハンスメント
モードＦＥＴデバイス（１０）が開示される。このＦＥ
Ｔデバイス（１０）のゲート金属電極（３８）は、凹部
（３６）を通してシールド層（２２）からバリヤー層
（２０）に制御可能に拡散される。結果として得られる
エンハンスメントモードデバイス（１０）は、高バリヤ
ー高さを有する優れたショットキーバリヤーを与え、そ
れは、凹部端とゲート金属との間の領域におけるシール
ド層（２２）による電荷シールドを通じて望ましくない
表面空乏効果を阻止する。
あるエンハンスメントモードデバイスを提供すること。 【解決手段】 真性のＩｎＡｌＡｓバリヤー層（２０）
上に堆積されたひずみ（strained）N−ドープＩｎＡｌ
Ａｓ電荷シールド層（２２）を用いるエンハンスメント
モードＦＥＴデバイス（１０）が開示される。このＦＥ
Ｔデバイス（１０）のゲート金属電極（３８）は、凹部
（３６）を通してシールド層（２２）からバリヤー層
（２０）に制御可能に拡散される。結果として得られる
エンハンスメントモードデバイス（１０）は、高バリヤ
ー高さを有する優れたショットキーバリヤーを与え、そ
れは、凹部端とゲート金属との間の領域におけるシール
ド層（２２）による電荷シールドを通じて望ましくない
表面空乏効果を阻止する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にエンハンス
メントモード半導体デバイスに関し、より具体的には、
デバイスの表面で空乏効果を最小限にするための作用を
するひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シ
ールド層および偶発（unintentionally）ドープＩｎＡ
ｌＡｓバリヤー層を用いるエンハンスメントモード電界
効果トランジスタ（ＦＥＴ）デバイスに関する。
メントモード半導体デバイスに関し、より具体的には、
デバイスの表面で空乏効果を最小限にするための作用を
するひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シ
ールド層および偶発（unintentionally）ドープＩｎＡ
ｌＡｓバリヤー層を用いるエンハンスメントモード電界
効果トランジスタ（ＦＥＴ）デバイスに関する。
【０００２】
【発明が解決しようとする課題】エンハンスメントモー
ド電界効果トランジスタ（ＦＥＴ）デバイスなどの高性
能で信頼性のあるエンハンスメントモード半導体デバイ
スは、アナログからデジタルへの変換機、デジタルＦＥ
Ｔ、電力ＦＥＴおよび極低温（cryogenic）低ノイズデ
バイスを含む、多くの回路用途に用いられている。エン
ハンスメントモードＦＥＴデバイスは、ノーマリオフ
（normally-off）デバイスである。ノーマリオフデバイ
スは、電圧がゲートターミナルに加えられないときに、
ＦＥＴデバイスのソースターミナルとドレインターミナ
ルとの間に電流を流れさせないデバイスである。エンハ
ンスメントモードデバイスは、これに関しては空乏モー
ドＦＥＴデバイスとは異なり、ソースターミナルとドレ
インターミナルとの間にチャネルを通って電流を流れさ
せるためにゲートターミナルに適用される電位を必要と
する。エンハンスメントモードＦＥＴデバイスは、回路
用途に有利であるが、それはゲートターミナルのための
別の電源が必要とされないからである。空乏モードデバ
イスは、動作のためにゲートターミナルに適用される追
加の負電位を必要とする。さらに、エンハンスメントモ
ードＦＥＴデバイスは、空乏モードデバイスよりも高い
ゲインを与える。
ド電界効果トランジスタ（ＦＥＴ）デバイスなどの高性
能で信頼性のあるエンハンスメントモード半導体デバイ
スは、アナログからデジタルへの変換機、デジタルＦＥ
Ｔ、電力ＦＥＴおよび極低温（cryogenic）低ノイズデ
バイスを含む、多くの回路用途に用いられている。エン
ハンスメントモードＦＥＴデバイスは、ノーマリオフ
（normally-off）デバイスである。ノーマリオフデバイ
スは、電圧がゲートターミナルに加えられないときに、
ＦＥＴデバイスのソースターミナルとドレインターミナ
ルとの間に電流を流れさせないデバイスである。エンハ
ンスメントモードデバイスは、これに関しては空乏モー
ドＦＥＴデバイスとは異なり、ソースターミナルとドレ
インターミナルとの間にチャネルを通って電流を流れさ
せるためにゲートターミナルに適用される電位を必要と
する。エンハンスメントモードＦＥＴデバイスは、回路
用途に有利であるが、それはゲートターミナルのための
別の電源が必要とされないからである。空乏モードデバ
イスは、動作のためにゲートターミナルに適用される追
加の負電位を必要とする。さらに、エンハンスメントモ
ードＦＥＴデバイスは、空乏モードデバイスよりも高い
ゲインを与える。
【０００３】エンハンスメントモードＦＥＴデバイスを
製造する従来の方法には、デバイスにおいて比較的深い
凹部をエッチングすることが含まれ、それにおいては、
ゲート電極がデバイス内に堆積および／または拡散され
る。この深エッチングは、ゲート電極をＦＥＴチャネル
の非常に近くに配置し、これは、典型的にはゲート電極
からチャネルへの電子のトンネリングをもたらす。この
トンネリングは、デバイスの制御を減少し、低破壊電圧
を起こし、それはエンハンスメントモードＦＥＴデバイ
スの性能制限をもたらす。また、ゲート堆積プロセス
は、本来未制御であるが、それはチャネルに対するゲー
ト電極の配置がエッチングの均一性を変える湿式化学エ
ッチング剤にかかっているからである。かくて、このプ
ロセスから得られるショットキーバリヤー高さは劣り、
デバイスは、深い凹部による有害な表面空乏効果を受け
る。
製造する従来の方法には、デバイスにおいて比較的深い
凹部をエッチングすることが含まれ、それにおいては、
ゲート電極がデバイス内に堆積および／または拡散され
る。この深エッチングは、ゲート電極をＦＥＴチャネル
の非常に近くに配置し、これは、典型的にはゲート電極
からチャネルへの電子のトンネリングをもたらす。この
トンネリングは、デバイスの制御を減少し、低破壊電圧
を起こし、それはエンハンスメントモードＦＥＴデバイ
スの性能制限をもたらす。また、ゲート堆積プロセス
は、本来未制御であるが、それはチャネルに対するゲー
ト電極の配置がエッチングの均一性を変える湿式化学エ
ッチング剤にかかっているからである。かくて、このプ
ロセスから得られるショットキーバリヤー高さは劣り、
デバイスは、深い凹部による有害な表面空乏効果を受け
る。
【０００４】新しいＦＥＴデバイス構造は、表面空乏効
果で悩まない高性能かつ信頼性のあるエンハンスメント
モードデバイスを製造するために開発される必要があ
る。したがって、本発明の目的は、そのようなデバイス
構造を提供することである。
果で悩まない高性能かつ信頼性のあるエンハンスメント
モードデバイスを製造するために開発される必要があ
る。したがって、本発明の目的は、そのようなデバイス
構造を提供することである。
【０００５】
【課題を解決するための手段】本発明の教示によれば、
真性のＩｎＡｌＡｓバリヤー層上に堆積されたひずみ
（strained）N−ドープＩｎＡｌＡｓ電荷シールド層を
用いるエンハンスメントモードＦＥＴデバイスが開示さ
れる。ＦＥＴデバイスのゲート金属電極は、凹部を通し
てシールド層からバリヤー層へ制御可能に拡散される。
結果として得られるエンハンスメントモードデバイス
は、高バリヤー高さを有する優れたショットキーバリヤ
ーを与え、それは、凹部端とゲート電極との間の隣接領
域におけるシールド層からの電荷シールドにより、望ま
しくない表面空乏効果を阻止する。表面空乏効果を最小
限にすることは、その表面を加工条件および長期動作効
果に対して低感度にすることにより、デバイスをより強
健にする。
真性のＩｎＡｌＡｓバリヤー層上に堆積されたひずみ
（strained）N−ドープＩｎＡｌＡｓ電荷シールド層を
用いるエンハンスメントモードＦＥＴデバイスが開示さ
れる。ＦＥＴデバイスのゲート金属電極は、凹部を通し
てシールド層からバリヤー層へ制御可能に拡散される。
結果として得られるエンハンスメントモードデバイス
は、高バリヤー高さを有する優れたショットキーバリヤ
ーを与え、それは、凹部端とゲート電極との間の隣接領
域におけるシールド層からの電荷シールドにより、望ま
しくない表面空乏効果を阻止する。表面空乏効果を最小
限にすることは、その表面を加工条件および長期動作効
果に対して低感度にすることにより、デバイスをより強
健にする。
【０００６】本発明のさらなる目的、利点および特徴
は、下記記載および添付特許請求の範囲をそれに続く図
面と組み合わせると、明らかとなろう。
は、下記記載および添付特許請求の範囲をそれに続く図
面と組み合わせると、明らかとなろう。
【０００７】
【発明の実施の形態】電荷シールド層およびバリヤー層
を有するエンハンスメントモードＦＥＴデバイスを指向
する好ましい実施態様の下記検討は、単なる好例にすぎ
ず、本発明又はその用途若しくは使用を制限することは
全く意図されていない。
を有するエンハンスメントモードＦＥＴデバイスを指向
する好ましい実施態様の下記検討は、単なる好例にすぎ
ず、本発明又はその用途若しくは使用を制限することは
全く意図されていない。
【０００８】図1は、本発明の実施態様によるエンハン
スメントモードＦＥＴデバイス１０の断面図である。図
２は、デバイス１０の伝導エネルギー帯ダイヤグラムで
ある。エンハンスメントモードデバイス１０には、基板
１２が含まれ、その上には本明細書で検討される種々の
半導体層が堆積されている。種々の半導体層の堆積プロ
セスは、当業者に理解されるように、分子ビームエピタ
キシなどの適宜の半導体堆積プロセスにより与えること
ができる。
スメントモードＦＥＴデバイス１０の断面図である。図
２は、デバイス１０の伝導エネルギー帯ダイヤグラムで
ある。エンハンスメントモードデバイス１０には、基板
１２が含まれ、その上には本明細書で検討される種々の
半導体層が堆積されている。種々の半導体層の堆積プロ
セスは、当業者に理解されるように、分子ビームエピタ
キシなどの適宜の半導体堆積プロセスにより与えること
ができる。
【０００９】半導体層には、基板１２の上に堆積される
緩衝層１６、緩衝層１６の上に堆積されるチャネル層１
８、チャネル層１８の上に堆積される偶発ドープドナー
もしくはバリヤー層２０、バリヤー層２０の上に堆積さ
れる低濃度ドープ電荷シールド層２２、およびシールド
層２２の上に堆積される高濃度ドープキャップ層２４が
含まれる。高濃度ドープ層２６は、チャネル層１８に隣
接するバリヤー層２０内に与えられ、デバイス１０を変
調ドープＦＥＴもしくは高電子移動度トランジスタ（Ｈ
ＥＭＴ）にするために電子源を与える。１つの実施態様
において、緩衝層１６は、真性のＩｎＡｌＡｓ層であ
り、チャネル層１８は、真性のＩｎＧａＡｓ層であり、
バリヤー層２０は、真性のＩｎＡｌＡｓ層であり、電荷
シールド層２２は、シリコンで低濃度ドープされ、５０
〜２００オングストロームの厚さを有するＩｎＡｌＡｓ
層であり、キャップ層２４は、シリコンで高濃度ドープ
されたＩｎＧａＡｓ層であり、ドープ層２６は、シリコ
ンドープ層である。しかし、当業者に理解されるよう
に、他の半導体材料も、本発明の範囲内で使用できる。
緩衝層１６、緩衝層１６の上に堆積されるチャネル層１
８、チャネル層１８の上に堆積される偶発ドープドナー
もしくはバリヤー層２０、バリヤー層２０の上に堆積さ
れる低濃度ドープ電荷シールド層２２、およびシールド
層２２の上に堆積される高濃度ドープキャップ層２４が
含まれる。高濃度ドープ層２６は、チャネル層１８に隣
接するバリヤー層２０内に与えられ、デバイス１０を変
調ドープＦＥＴもしくは高電子移動度トランジスタ（Ｈ
ＥＭＴ）にするために電子源を与える。１つの実施態様
において、緩衝層１６は、真性のＩｎＡｌＡｓ層であ
り、チャネル層１８は、真性のＩｎＧａＡｓ層であり、
バリヤー層２０は、真性のＩｎＡｌＡｓ層であり、電荷
シールド層２２は、シリコンで低濃度ドープされ、５０
〜２００オングストロームの厚さを有するＩｎＡｌＡｓ
層であり、キャップ層２４は、シリコンで高濃度ドープ
されたＩｎＧａＡｓ層であり、ドープ層２６は、シリコ
ンドープ層である。しかし、当業者に理解されるよう
に、他の半導体材料も、本発明の範囲内で使用できる。
【００１０】デバイス１０には、キャップ層２４の上に
堆積される金属ソースターミナル３０および金属ドレイ
ンターミナル３２が含まれる。キャップ層２４は高ドー
プされ、ソースターミナル３０およびドレインターミナ
ル３２にオーム接触を与える。凹部３６は、キャップ層
２４を通って電荷シールド層２２内にエッチングされ
る。ゲート電極３８は、凹部３６内に堆積され、そこで
ゲート電極３８の拡散部分４０は、図示されるように、
電荷シールド層２２およびバリヤー層２０内に拡散す
る。１つの実施態様において、ゲート電極３８には、ボ
トム白金層、ミドルチタンおよび白金層、ならびにトッ
プ金層が含まれ、そこではボトム白金層は、ゲート電極
３８の部分４０の拡散を制御する。ゲート電極３８のチ
ャネル層１８への近接は、デバイス１０がエンハンスメ
ントモードデバイスであるかどうかを決定づける。部分
４０は、ゲート電極３８をチャネル層１８により近づけ
る。
堆積される金属ソースターミナル３０および金属ドレイ
ンターミナル３２が含まれる。キャップ層２４は高ドー
プされ、ソースターミナル３０およびドレインターミナ
ル３２にオーム接触を与える。凹部３６は、キャップ層
２４を通って電荷シールド層２２内にエッチングされ
る。ゲート電極３８は、凹部３６内に堆積され、そこで
ゲート電極３８の拡散部分４０は、図示されるように、
電荷シールド層２２およびバリヤー層２０内に拡散す
る。１つの実施態様において、ゲート電極３８には、ボ
トム白金層、ミドルチタンおよび白金層、ならびにトッ
プ金層が含まれ、そこではボトム白金層は、ゲート電極
３８の部分４０の拡散を制御する。ゲート電極３８のチ
ャネル層１８への近接は、デバイス１０がエンハンスメ
ントモードデバイスであるかどうかを決定づける。部分
４０は、ゲート電極３８をチャネル層１８により近づけ
る。
【００１１】チャネル層１８の電子は、ウェル５０内に
図２に示されるエネルギーレベルで存在する。電子は、
ウェル５０からデバイス１０の表面にトンネリングする
ことにより失われ、それはデバイス性能を制限する。部
分４０のボトムは、伝導帯エネルギーダイヤグラム中領
域５２に示される。図２の領域５４に示されるシールド
層２２は、凹部３６におけるデバイス１０の表面とチャ
ネル層１８との間にバリヤー層を与え、それは、チャネ
ル層１８における電子が表面へとトンネリングするのを
防ぐ。かくて、シールド層２２は、デバイス１０の表面
のバイアスがチャネル層１８中の電子に影響を与えるの
を防ぐ。換言すれば、デバイス１０の表面とチャネル層
１８との間に低濃度ドープシールド層２２を与えること
により、表面の電荷は、シールド層２２における電荷に
よりイメージされ、チャネル層１８における電子は、デ
バイス１０の表面にあるホールにより影響されない。し
たがって、シールド層２２は、チャネル層１８をデバイ
ス１０の表面の電荷により生じる空乏効果から保護す
る。
図２に示されるエネルギーレベルで存在する。電子は、
ウェル５０からデバイス１０の表面にトンネリングする
ことにより失われ、それはデバイス性能を制限する。部
分４０のボトムは、伝導帯エネルギーダイヤグラム中領
域５２に示される。図２の領域５４に示されるシールド
層２２は、凹部３６におけるデバイス１０の表面とチャ
ネル層１８との間にバリヤー層を与え、それは、チャネ
ル層１８における電子が表面へとトンネリングするのを
防ぐ。かくて、シールド層２２は、デバイス１０の表面
のバイアスがチャネル層１８中の電子に影響を与えるの
を防ぐ。換言すれば、デバイス１０の表面とチャネル層
１８との間に低濃度ドープシールド層２２を与えること
により、表面の電荷は、シールド層２２における電荷に
よりイメージされ、チャネル層１８における電子は、デ
バイス１０の表面にあるホールにより影響されない。し
たがって、シールド層２２は、チャネル層１８をデバイ
ス１０の表面の電荷により生じる空乏効果から保護す
る。
【００１２】ゲート電極３８の部分４０は、シールド層
２２を通ってバリヤー層２０に制御可能に拡散される。
これは、高バリヤー高さを有する優れたショットキーバ
リヤーを与え、それは、凹部端とゲート金属との間の隣
接領域におけるシールド層２２からの電荷シールドを通
して、望ましくない表面空乏効果を阻止する。表面空乏
効果を最小限にすることは、その表面を加工条件および
長期動作効果に対して低感度にすることにより、デバイ
ス１０をより強健にする。
２２を通ってバリヤー層２０に制御可能に拡散される。
これは、高バリヤー高さを有する優れたショットキーバ
リヤーを与え、それは、凹部端とゲート金属との間の隣
接領域におけるシールド層２２からの電荷シールドを通
して、望ましくない表面空乏効果を阻止する。表面空乏
効果を最小限にすることは、その表面を加工条件および
長期動作効果に対して低感度にすることにより、デバイ
ス１０をより強健にする。
【００１３】前記検討は、単に本発明の典型的な実施態
様を開示し、かつ説明したにすぎない。そのような検討
ならびにそれに続く図面および特許請求の範囲から、種
々の変化、改変および変形が、下記特許請求の範囲に定
義されるような本発明の精神および範囲から逸脱しなけ
ればなされ得るということは、当業者は容易に理解する
だろう。
様を開示し、かつ説明したにすぎない。そのような検討
ならびにそれに続く図面および特許請求の範囲から、種
々の変化、改変および変形が、下記特許請求の範囲に定
義されるような本発明の精神および範囲から逸脱しなけ
ればなされ得るということは、当業者は容易に理解する
だろう。
【図１】本発明の実施態様による、表面電荷シールド層
およびバリヤー層を有するエンハンスメントモードＦＥ
Ｔデバイスの断面図である。
およびバリヤー層を有するエンハンスメントモードＦＥ
Ｔデバイスの断面図である。
【図２】図１に示されるエンハンスメントモードＦＥＴ
デバイスの伝導帯エネルギーダイヤグラムである。
デバイスの伝導帯エネルギーダイヤグラムである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・ダブリュー・グランドバッヒャ ー アメリカ合衆国カリフォルニア州90254, ハーモサ・ビーチ，モンタリー・ブールヴ ァード 701，ナンバー６ (72)発明者 ヤオチュン・チェン アメリカ合衆国カリフォルニア州90275, ランチョ・パロス・ヴァーデス，リッジパ ス・コート 6305 (72)発明者 マイケル・イー・バースキー アメリカ合衆国カリフォルニア州91401, シャーマン・オウクス，カンプストン・ス トリート 13424 Ｆターム(参考） 4M104 AA04 BB06 CC03 DD92 FF31 GG12 5F102 GA02 GB01 GC01 GD01 GJ04 GK04 GL04 GN04 GN08 GN09 GQ01 GR04 GS01 GT03 HC01 HC15
Claims (12)
- 【請求項１】基板層；該基板層上に堆積されたチャネル
層；該チャネル層上に堆積された電荷シールド層；及び
該電荷シールド層上に堆積されたオーム接点層を含む半
導体デバイスであって、 該オーム接点層が、該電荷シールド層に延びる凹部を形
成するためにエッチングされ、 該電荷シールド層が、該凹部内の該デバイス表面と該チ
ャネル層との間に電荷バリヤーを与える、半導体デバイ
ス。 - 【請求項２】 前記凹部を通じてシールド層へと拡散さ
れたゲート電極を更に含む請求項１に記載の半導体デバ
イスであって、 該ゲート電極は、第一の白金層、チタン層、第二の白金
層及び金層を含み、 該第一の白金層は、電荷シールド層へと拡散される、半
導体デバイス。 - 【請求項３】 前記チャネル層と前記電荷シールド層と
の間の基板上に堆積されたバリヤー層を更に含む請求項
１に記載の半導体デバイスであって、 該バリヤー層がＩｎＡｌＡｓ層であり、 該バリヤー層が真性層（intrinsic layer）である、半
導体デバイス。 - 【請求項４】 電荷シールド層がN−ドープされたＩｎ
ＡｌＡｓ層である、請求項１に記載の半導体デバイス。 - 【請求項５】 前記チャネル層と前記基板との間の基板
上に堆積された緩衝層を更に含む請求項１に記載の半導
体デバイス - 【請求項６】 請求項１に記載の半導体デバイスであっ
て、該デバイスが、 基板層；該基板層上に堆積されたＩｎＧａＡｓチャネル
層；該チャネル層上に堆積された低濃度ドープ（lightl
y doped）ＩｎＡｌＡｓシールド層；該電荷シールド層
上に堆積された高濃度ドープ（heavily doped）ＩｎＧ
ａＡｓオーム接点層（ここで、該オーム接点層は、該電
荷シールド層に延びる凹部を形成するためにエッチング
される）；及び該凹部内に堆積されたゲート電極を含む
エンハンスメントモード電界効果トランジスター（ＦＥ
Ｔ）デバイスであって、 該電荷シールド層が、該凹部内の該デバイス表面と該チ
ャネル層との間に電荷バリヤーを与える、半導体デバイ
ス。 - 【請求項７】 請求項６に記載のＦＥＴデバイスであっ
て、 該ゲート電極は、拡散されたゲート電極であり、 該ゲート電極は、第一の白金層、チタン層、第二の白金
層及び金層を含み、 該第一の白金層は、前記シールド層へと拡散される、デ
バイス。 - 【請求項８】 前記チャネル層と前記電荷シールド層と
の間の基板上に堆積された真性のＩｎＡｌＡｓバリヤー
層を更に含む請求項６に記載のＦＥＴデバイス。 - 【請求項９】 前記チャネル層と前記基板との間の基板
上に堆積された緩衝層を更に含む請求項６に記載のＦＥ
Ｔデバイス。 - 【請求項１０】基板層を与える工程；該基板層上にチャ
ネル層を堆積する工程；該チャネル層上に電荷シールド
層を堆積する工程；該電荷シールド層上にキャップ層を
堆積する工程；該キャップ層を通じて該シールド層へと
凹部をエッチングする工程；該凹部内にゲート電極を堆
積する工程；を含むエンハンスメントモード半導体デバ
イスを製造する方法であって、 該電荷シールド層が、該凹部内の該デバイス表面と該チ
ャネル層との間に電荷バリヤーを与える、方法。 - 【請求項１１】 前記チャネル層と前記シールド層との
間にバリヤー層を堆積する工程を更に含む請求項１０に
記載の方法。 - 【請求項１２】 前記ゲート電極を堆積する工程が、電
荷シールド層内に該電極の一部を拡散することを含む請
求項１０に記載の方法。
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