JPH07245418A - 半導体装置 - Google Patents
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- JPH07245418A JPH07245418A JP6035546A JP3554694A JPH07245418A JP H07245418 A JPH07245418 A JP H07245418A JP 6035546 A JP6035546 A JP 6035546A JP 3554694 A JP3554694 A JP 3554694A JP H07245418 A JPH07245418 A JP H07245418A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【目的】耐圧性能に優れ、半導体表面を安定化できる半
導体装置を提供する。 【構成】化合物半導体１の表面の上部に設けられた表面
不活性化半導体層５を有する。化合物半導体層１の表面
の近傍に化合物半導体層１と逆の導電型を有し、かつ化
合物半導体層１の表面に空乏層を形成するキャリア密度
と厚さとを有する空乏層形成半導体層８を設ける。化合
物半導体１はＩＩＩ−Ｖ族化合物半導体、特にＧａＡｓ
半導体である。空乏層形成半導体層８のキャリア密度と
厚さとの積と、化合物半導体層１の表面準位との和が、
表面不活性化半導体層５のキャリア密度と厚さとの積よ
りも大きい。空乏層形成半導体層８と表面不活性化半導
体層５との間にバッファ層９を設ける。フィールドプレ
ート構造６ａを有する電極６を形成する。
導体装置を提供する。 【構成】化合物半導体１の表面の上部に設けられた表面
不活性化半導体層５を有する。化合物半導体層１の表面
の近傍に化合物半導体層１と逆の導電型を有し、かつ化
合物半導体層１の表面に空乏層を形成するキャリア密度
と厚さとを有する空乏層形成半導体層８を設ける。化合
物半導体１はＩＩＩ−Ｖ族化合物半導体、特にＧａＡｓ
半導体である。空乏層形成半導体層８のキャリア密度と
厚さとの積と、化合物半導体層１の表面準位との和が、
表面不活性化半導体層５のキャリア密度と厚さとの積よ
りも大きい。空乏層形成半導体層８と表面不活性化半導
体層５との間にバッファ層９を設ける。フィールドプレ
ート構造６ａを有する電極６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイオード、トランジ
スタ等に用いられる半導体装置に関し、特に縦型構造を
有し、高電圧で使用される半導体装置に関するものであ
る。
スタ等に用いられる半導体装置に関し、特に縦型構造を
有し、高電圧で使用される半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来、ダイオードに用いられる半導体装
置として、図３示のように、比較的高抵抗のｎ型半導体
層３１にｐ型イオンを注入または拡散法によりｐｎ接合
部３２を形成してなるｎ型半導体層３１の一方の面に第
１の電極３４を設け、他方の面に絶縁保護膜３５を設
け、絶縁保護膜３５上にｐｎ接合部３２に接続する第２
の電極３６を設けてなるものが知られている。
置として、図３示のように、比較的高抵抗のｎ型半導体
層３１にｐ型イオンを注入または拡散法によりｐｎ接合
部３２を形成してなるｎ型半導体層３１の一方の面に第
１の電極３４を設け、他方の面に絶縁保護膜３５を設
け、絶縁保護膜３５上にｐｎ接合部３２に接続する第２
の電極３６を設けてなるものが知られている。
【０００３】図３示の半導体装置で、ｎ型半導体層３１
がＧａＡｓ半導体等の化合物半導体からなるときには、
表面準位が高いために表面再結合が生じ、半導体装置と
しての性能が著しく低下する。そこで、図３示の半導体
装置において、図４示のように、第１の電極３４と反対
側のｎ型半導体層３１の上に表面不活性化半導体層４１
を設け、表面不活性化半導体層４１上に絶縁保護膜３５
を設け、絶縁保護膜３５上にｎ型半導体層３１に接続す
る第２の電極３６を設けてなるものが知られている。
がＧａＡｓ半導体等の化合物半導体からなるときには、
表面準位が高いために表面再結合が生じ、半導体装置と
しての性能が著しく低下する。そこで、図３示の半導体
装置において、図４示のように、第１の電極３４と反対
側のｎ型半導体層３１の上に表面不活性化半導体層４１
を設け、表面不活性化半導体層４１上に絶縁保護膜３５
を設け、絶縁保護膜３５上にｎ型半導体層３１に接続す
る第２の電極３６を設けてなるものが知られている。
【０００４】ところが、図４示の構成を有する半導体装
置では、電極３４，３６間に高電圧を印加すると、アバ
ランシェ降伏、ツェーナー降伏等の降伏現象（絶縁破
壊）、特にアバランシェ降伏が生じやすいとの不都合が
ある。アバランシェ降伏はまた、表面降伏とバルク降伏
とに分けられるが、表面降伏はデバイス表面や界面に存
在するイオンや準位によって起こる電界集中によってデ
バイス表面近傍で降伏現象が生じるものであり、バルク
降伏よりも低い電圧で生じる。
置では、電極３４，３６間に高電圧を印加すると、アバ
ランシェ降伏、ツェーナー降伏等の降伏現象（絶縁破
壊）、特にアバランシェ降伏が生じやすいとの不都合が
ある。アバランシェ降伏はまた、表面降伏とバルク降伏
とに分けられるが、表面降伏はデバイス表面や界面に存
在するイオンや準位によって起こる電界集中によってデ
バイス表面近傍で降伏現象が生じるものであり、バルク
降伏よりも低い電圧で生じる。
【０００５】例えば、図４示の半導体装置では、電極３
４，３６間に電圧を印加すると、ｎ型半導体層３１の電
極３６の端部３６ａの直下に当たる部分に電界集中が生
じる傾向があり、電極３６の端部３６ａの近傍にｐｎ接
合部３２があると、前記電界集中によりｐｎ接合部３２
で降伏現象が生じるものと考えらる。
４，３６間に電圧を印加すると、ｎ型半導体層３１の電
極３６の端部３６ａの直下に当たる部分に電界集中が生
じる傾向があり、電極３６の端部３６ａの近傍にｐｎ接
合部３２があると、前記電界集中によりｐｎ接合部３２
で降伏現象が生じるものと考えらる。
【０００６】そこで、本発明者らは、前記電界集中によ
る影響を緩和するために、図４に仮想線示するように電
極３６の端部を延長してフィールドプレート構造３６ｂ
とすることを試みた。前記フィールドプレート構造自体
は公知であり、特開平１−１３６３６６号公報に記載さ
れているもの等が知られている。尚、前記公報記載のフ
ィールドプレート構造は、単結晶Ｓｉからなる高抵抗半
導体層を備えるＦＥＴのベース電極に適用し、さらに該
ベース電極に複数段差を設けたものである。
る影響を緩和するために、図４に仮想線示するように電
極３６の端部を延長してフィールドプレート構造３６ｂ
とすることを試みた。前記フィールドプレート構造自体
は公知であり、特開平１−１３６３６６号公報に記載さ
れているもの等が知られている。尚、前記公報記載のフ
ィールドプレート構造は、単結晶Ｓｉからなる高抵抗半
導体層を備えるＦＥＴのベース電極に適用し、さらに該
ベース電極に複数段差を設けたものである。
【０００７】前記フィールドプレート構造３６ｂによれ
ば、ｐｎ接合部３２近傍での電界集中が緩和されるの
で、耐圧性能に優れた半導体装置を得ることができると
考えられる。しかしながら、本発明者らの検討によれ
ば、図５示のように、フィールドプレート構造３６ｂの
長さｌを５０μｍ程度まで長くしても、６５０Ｖ弱の電
圧に耐えることが限度であり、７００Ｖ以上の電圧に耐
える半導体装置は得ることができないという事実が実験
により確認された。
ば、ｐｎ接合部３２近傍での電界集中が緩和されるの
で、耐圧性能に優れた半導体装置を得ることができると
考えられる。しかしながら、本発明者らの検討によれ
ば、図５示のように、フィールドプレート構造３６ｂの
長さｌを５０μｍ程度まで長くしても、６５０Ｖ弱の電
圧に耐えることが限度であり、７００Ｖ以上の電圧に耐
える半導体装置は得ることができないという事実が実験
により確認された。
【０００８】さらに、本発明者らは、電極３６の下部の
絶縁保護膜３５を厚くすることにより、前記電界集中を
前記絶縁保護膜３５とｎ型半導体層３１とに分担させ、
耐圧性能を向上させることを試みた。しかし、本発明者
らの検討によれば、図６示のように、絶縁保護膜３５の
厚さを５０００μｍ以上にすると、予想に反して耐圧性
能が低下する傾向があることが判明した。
絶縁保護膜３５を厚くすることにより、前記電界集中を
前記絶縁保護膜３５とｎ型半導体層３１とに分担させ、
耐圧性能を向上させることを試みた。しかし、本発明者
らの検討によれば、図６示のように、絶縁保護膜３５の
厚さを５０００μｍ以上にすると、予想に反して耐圧性
能が低下する傾向があることが判明した。
【０００９】
【発明が解決しようとする課題】本発明は、改良された
半導体装置を提供することを目的とする。
半導体装置を提供することを目的とする。
【００１０】さらに詳しくは、本発明は、かかる不都合
を解消して、化合物半導体にｐｎ接合部を形成してなる
高抵抗半導体層を有する半導体装置であって、耐圧性能
に優れると共に、半導体表面を安定化することができる
半導体装置を提供することを目的とする。また、本発明
は、フィールドプレート構造を有効に作用させることが
できる耐圧性能に優れた半導体装置を提供することを目
的とする。
を解消して、化合物半導体にｐｎ接合部を形成してなる
高抵抗半導体層を有する半導体装置であって、耐圧性能
に優れると共に、半導体表面を安定化することができる
半導体装置を提供することを目的とする。また、本発明
は、フィールドプレート構造を有効に作用させることが
できる耐圧性能に優れた半導体装置を提供することを目
的とする。
【００１１】さらに本発明は、表面不活性化半導体層の
空乏化を防止することができる半導体装置を提供するこ
とを目的とする。
空乏化を防止することができる半導体装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明の半導体装置は、化合物半導体の表面の上
部に設けられた表面不活性化半導体層を有する半導体装
置において、前記化合物半導体表面の近傍に該半導体と
逆の導電型を有し、かつ該半導体層の表面に空乏層を形
成するキャリア密度と厚みを有する空乏層形成半導体層
を設けてなることを特徴とする。
めに、本発明の半導体装置は、化合物半導体の表面の上
部に設けられた表面不活性化半導体層を有する半導体装
置において、前記化合物半導体表面の近傍に該半導体と
逆の導電型を有し、かつ該半導体層の表面に空乏層を形
成するキャリア密度と厚みを有する空乏層形成半導体層
を設けてなることを特徴とする。
【００１３】本発明の半導体装置は、前記化合物半導体
が比較的高抵抗の化合物半導体から成り、該化合物半導
体層にｐ型イオンを注入または拡散することによりｐｎ
接合部が形成されている。また、該化合物半導体層の一
方の面には第１の電極が設けられ、該第１の電極の他方
の面に表面不活性化半導体層と、該表面不活性化半導体
層に接続される第２の電極とが設けられる。そして、前
記空乏層形成半導体層は、前記化合物半導体層と前記表
面不活性化半導体層との間に設けてられる。
が比較的高抵抗の化合物半導体から成り、該化合物半導
体層にｐ型イオンを注入または拡散することによりｐｎ
接合部が形成されている。また、該化合物半導体層の一
方の面には第１の電極が設けられ、該第１の電極の他方
の面に表面不活性化半導体層と、該表面不活性化半導体
層に接続される第２の電極とが設けられる。そして、前
記空乏層形成半導体層は、前記化合物半導体層と前記表
面不活性化半導体層との間に設けてられる。
【００１４】前記化合物半導体としては、ＩＩＩ−Ｖ族
化合物半導体、ＩＩ−ＶＩ族化合物半導体、ＩＶ−ＶＩ
族化合物半導体等を挙げることができるが、本発明の半
導体装置は、前記化合物半導体がＧａＡｓ，ＧａＰ，Ｇ
ａＳｂ等の２元素からなるか、或はＩｎＡｌＡｓ，Ｉｎ
ＧａＡｓ，ＡｌＧａＡｓ等の３元素からなるＩＩＩ−Ｖ
族化合物半導体等からなるときに好適であり、ＧａＡｓ
からなるときにさらに好適である。
化合物半導体、ＩＩ−ＶＩ族化合物半導体、ＩＶ−ＶＩ
族化合物半導体等を挙げることができるが、本発明の半
導体装置は、前記化合物半導体がＧａＡｓ，ＧａＰ，Ｇ
ａＳｂ等の２元素からなるか、或はＩｎＡｌＡｓ，Ｉｎ
ＧａＡｓ，ＡｌＧａＡｓ等の３元素からなるＩＩＩ−Ｖ
族化合物半導体等からなるときに好適であり、ＧａＡｓ
からなるときにさらに好適である。
【００１５】これらの化合物半導体は、例えばｎ型であ
るときには、ｐ型イオンを注入することによりｐｎ接合
部が形成される。また、表面不活性化半導体層として
は、前記化合物半導体と同種の導電型の半導体から形成
される。
るときには、ｐ型イオンを注入することによりｐｎ接合
部が形成される。また、表面不活性化半導体層として
は、前記化合物半導体と同種の導電型の半導体から形成
される。
【００１６】本発明の半導体装置は、前記空乏層形成半
導体層のキャリア密度と厚さとの積と、前記化合物半導
体層の表面準位との和が、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きいことを特徴とす
る。
導体層のキャリア密度と厚さとの積と、前記化合物半導
体層の表面準位との和が、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きいことを特徴とす
る。
【００１７】また、本発明の半導体装置は、前記空乏層
形成半導体層と前記表面不活性化半導体層との間に、バ
ッファ層を設けてなることを特徴とする。前記バッファ
層は、前記化合物半導体層と同じ化合物半導体から形成
される。
形成半導体層と前記表面不活性化半導体層との間に、バ
ッファ層を設けてなることを特徴とする。前記バッファ
層は、前記化合物半導体層と同じ化合物半導体から形成
される。
【００１８】さらに、本発明の半導体装置は、前記第２
の電極がフィールドプレート構造を有することを特徴と
する。前記フィールドプレート構造は、複数の段差を有
するものであってもよい。
の電極がフィールドプレート構造を有することを特徴と
する。前記フィールドプレート構造は、複数の段差を有
するものであってもよい。
【００１９】
【作用】本発明の半導体装置によれば、電圧が印加され
たときに、前記空乏層形成半導体層により前記表面不活
性化半導体層のキャリアの拡散が低減され、前記化合物
半導体層に空乏層が形成される。該空乏層には電荷が存
在しないため電界集中が緩和され、半導体表面が安定化
すると同時に優れた耐圧性能が得られる。
たときに、前記空乏層形成半導体層により前記表面不活
性化半導体層のキャリアの拡散が低減され、前記化合物
半導体層に空乏層が形成される。該空乏層には電荷が存
在しないため電界集中が緩和され、半導体表面が安定化
すると同時に優れた耐圧性能が得られる。
【００２０】前記表面不活性化半導体層は、前記化合物
半導体が、ＩＩＩ−Ｖ族化合物半導体、特にＧａＡｓ半
導体のように、表面準位が高いときに、その影響を低減
するために設けられる。従って、本発明の半導体装置
は、前記化合物半導体がＩＩＩ−Ｖ族化合物半導体であ
るときに有効であり、ＧａＡｓ半導体であるときに更に
有効になる。
半導体が、ＩＩＩ−Ｖ族化合物半導体、特にＧａＡｓ半
導体のように、表面準位が高いときに、その影響を低減
するために設けられる。従って、本発明の半導体装置
は、前記化合物半導体がＩＩＩ−Ｖ族化合物半導体であ
るときに有効であり、ＧａＡｓ半導体であるときに更に
有効になる。
【００２１】本発明の半導体装置では、前記表面不活性
化半導体層のキャリアの拡散の低減は、前記空乏層形成
半導体層のキャリア密度と厚さとの積と、前記化合物半
導体の表面準位との和を、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きくすることにより
行われる。このようにすることにより、前記表面不活性
化半導体層から拡散されるキャリアが前記空乏層形成半
導体層のキャリアにより相殺され、前記空乏層形成半導
体層から拡散されるキャリアにより前記表面不活性化半
導体層に空乏層が形成される。更に、化合物半導体層に
空乏層が形成されると同時に表面が安定化される。
化半導体層のキャリアの拡散の低減は、前記空乏層形成
半導体層のキャリア密度と厚さとの積と、前記化合物半
導体の表面準位との和を、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きくすることにより
行われる。このようにすることにより、前記表面不活性
化半導体層から拡散されるキャリアが前記空乏層形成半
導体層のキャリアにより相殺され、前記空乏層形成半導
体層から拡散されるキャリアにより前記表面不活性化半
導体層に空乏層が形成される。更に、化合物半導体層に
空乏層が形成されると同時に表面が安定化される。
【００２２】また、前記表面不活性化半導体層のキャリ
アの拡散の低減のために、前記空乏層形成半導体層と前
記表面不活性化半導体層との間にバッファ層を設けるよ
うにしてもよい。前記バッファ層によれば、該表面不活
性化半導体層の内部に空乏層が形成されることを防ぐと
ともに、前記空乏層形成半導体層から拡散されるキャリ
アにより前記化合物半導体層に空乏層が形成され化合物
半導体層の表面が安定化される。前記バッファ層は前記
化合物半導体層と同じ化合物半導体が用いられる。この
形態では、前記表面不活性化半導体層を単に半導体の表
面を安定化させるために使用するのみならず、デバイス
の動作層として利用でき、特にＨＢＴやヘテロＳＩＴに
適用すると効果が大きく好ましい。
アの拡散の低減のために、前記空乏層形成半導体層と前
記表面不活性化半導体層との間にバッファ層を設けるよ
うにしてもよい。前記バッファ層によれば、該表面不活
性化半導体層の内部に空乏層が形成されることを防ぐと
ともに、前記空乏層形成半導体層から拡散されるキャリ
アにより前記化合物半導体層に空乏層が形成され化合物
半導体層の表面が安定化される。前記バッファ層は前記
化合物半導体層と同じ化合物半導体が用いられる。この
形態では、前記表面不活性化半導体層を単に半導体の表
面を安定化させるために使用するのみならず、デバイス
の動作層として利用でき、特にＨＢＴやヘテロＳＩＴに
適用すると効果が大きく好ましい。
【００２３】さらに、本発明の半導体装置では、前記化
合物半導体層に接続されるフィールドプレート構造を有
する電極を形成することにより、前記空乏層形成半導体
層による前記作用と共に、該フィールドプレート構造が
有効に作用してｐｎ接合部近傍での電界集中が緩和され
るので、優れた耐圧性能が得られる。
合物半導体層に接続されるフィールドプレート構造を有
する電極を形成することにより、前記空乏層形成半導体
層による前記作用と共に、該フィールドプレート構造が
有効に作用してｐｎ接合部近傍での電界集中が緩和され
るので、優れた耐圧性能が得られる。
【００２４】
【実施例】次に、添付の図面を参照しながら本発明の半
導体装置についてさらに詳しく説明する。図１は本発明
の半導体装置の一構成例を示す説明的断面図であり、図
２は本発明の半導体装置の他の構成例を示す説明的断面
図であり、図５は図１示の半導体装置の耐圧性能を示す
グラフである。
導体装置についてさらに詳しく説明する。図１は本発明
の半導体装置の一構成例を示す説明的断面図であり、図
２は本発明の半導体装置の他の構成例を示す説明的断面
図であり、図５は図１示の半導体装置の耐圧性能を示す
グラフである。
【００２５】図１示のように、本発明に係わる半導体装
置の第１の態様は、ＩＩＩ−Ｖ族化合物半導体であるＧ
ａＡｓ半導体からなるｎ型化合物半導体層１の一部の領
域２にイオン注入法または拡散法によりｐｎ接合部２を
形成し、ｎ型化合物半導体層１の一方の面に設けられた
ＡｕＧｅ、Ｎｉ、Ａｕ等からなる第１の電極４と、ｎ型
化合物半導体層１の他方の面に設けられたｎ型ＡｌＧａ
Ａｓ半導体からなる表面不活性化半導体層５と、表面不
活性化半導体層５を介してｐｎ接合部２に接続されるＴ
ｉＡｕからなる第２の電極６とを備え、表面不活性化半
導体層５と電極６との間にはＳｉＯ2 からなる厚さ０．
３μｍの絶縁保護膜７が設けられている。
置の第１の態様は、ＩＩＩ−Ｖ族化合物半導体であるＧ
ａＡｓ半導体からなるｎ型化合物半導体層１の一部の領
域２にイオン注入法または拡散法によりｐｎ接合部２を
形成し、ｎ型化合物半導体層１の一方の面に設けられた
ＡｕＧｅ、Ｎｉ、Ａｕ等からなる第１の電極４と、ｎ型
化合物半導体層１の他方の面に設けられたｎ型ＡｌＧａ
Ａｓ半導体からなる表面不活性化半導体層５と、表面不
活性化半導体層５を介してｐｎ接合部２に接続されるＴ
ｉＡｕからなる第２の電極６とを備え、表面不活性化半
導体層５と電極６との間にはＳｉＯ2 からなる厚さ０．
３μｍの絶縁保護膜７が設けられている。
【００２６】そして、本実施例の半導体装置では、前記
ｎ型化合物半導体層１と前記表面不活性化半導体層５と
の間に、該ｎ型化合物半導体層１を形成する化合物半導
体と逆のｐ型ＧａＡｓ半導体からなり、前記ｎ型化合物
半導体層１に空乏層を形成する空乏層形成半導体層８が
設けられている。このデバイスの製造工程において、前
記ｐｎ接合部２は、各半導体層５，８を公知のＭＢＥ法
またはＣＶＤ法により形成したのち、この半導体層５，
８上よりｐ型不純物を注入または拡散することにより形
成している。前記ｐ型領域の形成（ｐｎ接合部形成）工
程では、半導体膜を加工せずに不純物を導入するように
しているので、安定したデバイス特性が得られる。
ｎ型化合物半導体層１と前記表面不活性化半導体層５と
の間に、該ｎ型化合物半導体層１を形成する化合物半導
体と逆のｐ型ＧａＡｓ半導体からなり、前記ｎ型化合物
半導体層１に空乏層を形成する空乏層形成半導体層８が
設けられている。このデバイスの製造工程において、前
記ｐｎ接合部２は、各半導体層５，８を公知のＭＢＥ法
またはＣＶＤ法により形成したのち、この半導体層５，
８上よりｐ型不純物を注入または拡散することにより形
成している。前記ｐ型領域の形成（ｐｎ接合部形成）工
程では、半導体膜を加工せずに不純物を導入するように
しているので、安定したデバイス特性が得られる。
【００２７】また、電極６は、その端部が延長されたフ
ィールドプレート構造６ａを備え、その長さｌは５０〜
１００μｍの範囲で調整される。フィールドプレート構
造６ａの長さｌは５０μｍ未満では上層配線に接続する
ことが困難になり、１００μｍ以上では電解集中を緩和
する効果が不十分になる。
ィールドプレート構造６ａを備え、その長さｌは５０〜
１００μｍの範囲で調整される。フィールドプレート構
造６ａの長さｌは５０μｍ未満では上層配線に接続する
ことが困難になり、１００μｍ以上では電解集中を緩和
する効果が不十分になる。
【００２８】図１示の半導体装置では、空乏層形成半導
体層８のキャリア密度と厚さとの積と、ｎ型化合物半導
体層１の表面準位との和が、表面不活性化半導体層５の
キャリア密度と厚さとの積よりも大きくなるように形成
することが必要であり、更には、最上層である表面不活
性化半導体層５を十分に空乏化させるように、各半導体
層５，８のキャリア密度と厚さとを設定することが望ま
しい。
体層８のキャリア密度と厚さとの積と、ｎ型化合物半導
体層１の表面準位との和が、表面不活性化半導体層５の
キャリア密度と厚さとの積よりも大きくなるように形成
することが必要であり、更には、最上層である表面不活
性化半導体層５を十分に空乏化させるように、各半導体
層５，８のキャリア密度と厚さとを設定することが望ま
しい。
【００２９】例えば、ｎ型化合物半導体層１の表面準位
が２．２×１０12（ｃｍ-2）、表面不活性化半導体層５
がキャリア密度５×１０17（ｃｍ-3）で、０．０８μｍ
の厚さに形成されているときには、空乏層形成半導体層
８は例えばキャリア密度６×１０16〜１×１０17（ｃｍ
-3）、厚さ０．３μｍの組み合わせで形成される。本実
施例のように構成することにより、電極４，６に電圧が
印加されたときに、空乏層形成半導体層８のキャリア
と、前記ｎ型ＧａＡｓ半導体からなるｎ型化合物半導体
層１の表面準位との和が、表面不活性化半導体層５から
拡散されるキャリアにより相殺されるか、または大きく
なる。
が２．２×１０12（ｃｍ-2）、表面不活性化半導体層５
がキャリア密度５×１０17（ｃｍ-3）で、０．０８μｍ
の厚さに形成されているときには、空乏層形成半導体層
８は例えばキャリア密度６×１０16〜１×１０17（ｃｍ
-3）、厚さ０．３μｍの組み合わせで形成される。本実
施例のように構成することにより、電極４，６に電圧が
印加されたときに、空乏層形成半導体層８のキャリア
と、前記ｎ型ＧａＡｓ半導体からなるｎ型化合物半導体
層１の表面準位との和が、表面不活性化半導体層５から
拡散されるキャリアにより相殺されるか、または大きく
なる。
【００３０】ここで前記空乏層形成半導体層８のキャリ
ア密度にある程度の幅が必要なのは、前記ｎ型化合物半
導体層１の表面処理の良否によって、ｎ型化合物半導体
層１の表面準位の数値が若干変化するためである。本実
施例では、表面準位に比較的近い値のキャリア密度を組
み合わせたため、キャリア密度と厚さとの選択幅は狭く
なるが、空乏層形成半導体層８及び表面不活性化半導体
層５のキャリア密度と厚さとの積を共に大きくすること
により、空乏層の制御が更に容易になることは言うまで
もない。
ア密度にある程度の幅が必要なのは、前記ｎ型化合物半
導体層１の表面処理の良否によって、ｎ型化合物半導体
層１の表面準位の数値が若干変化するためである。本実
施例では、表面準位に比較的近い値のキャリア密度を組
み合わせたため、キャリア密度と厚さとの選択幅は狭く
なるが、空乏層形成半導体層８及び表面不活性化半導体
層５のキャリア密度と厚さとの積を共に大きくすること
により、空乏層の制御が更に容易になることは言うまで
もない。
【００３１】各半導体層５，８を以上のように形成した
結果、ｎ型化合物半導体層１の表面では空乏層形成半導
体層８から拡散されるキャリアにより正電荷が多くな
り、該正電荷により前記ｎ型化合物半導体層１に空乏層
（図示せず）が形成されて、ｎ型化合物半導体層１の表
面が安定化される。更には、表面不活性化半導体層５の
内部にも空乏層が十分な厚みで形成されるので、この表
面不活性化半導体層５の内部も安定化される。
結果、ｎ型化合物半導体層１の表面では空乏層形成半導
体層８から拡散されるキャリアにより正電荷が多くな
り、該正電荷により前記ｎ型化合物半導体層１に空乏層
（図示せず）が形成されて、ｎ型化合物半導体層１の表
面が安定化される。更には、表面不活性化半導体層５の
内部にも空乏層が十分な厚みで形成されるので、この表
面不活性化半導体層５の内部も安定化される。
【００３２】前記空乏層形成半導体層８のキャリア密度
を６×１０16（ｃｍ-3）、厚さを０．３μｍとしたとき
（第１実施例）、キャリア密度を１０×１０16（ｃ
ｍ-3）、厚さを０．３μｍとしたとき（第２実施例）の
耐圧性能とフィールドプレート構造６ａの長さｌとの関
係を図５に示す。図５から、第１及び第２実施例によれ
ば、従来例では得られなかった７００Ｖ以上の耐圧性能
が得られ、しかもフィールドプレート構造６ａの長さｌ
が前記範囲内で長いほど耐圧性能が向上することからフ
ィールドプレート構造６ａが有効に作用し電界集中を緩
和する効果が得られていることが明らかである。
を６×１０16（ｃｍ-3）、厚さを０．３μｍとしたとき
（第１実施例）、キャリア密度を１０×１０16（ｃ
ｍ-3）、厚さを０．３μｍとしたとき（第２実施例）の
耐圧性能とフィールドプレート構造６ａの長さｌとの関
係を図５に示す。図５から、第１及び第２実施例によれ
ば、従来例では得られなかった７００Ｖ以上の耐圧性能
が得られ、しかもフィールドプレート構造６ａの長さｌ
が前記範囲内で長いほど耐圧性能が向上することからフ
ィールドプレート構造６ａが有効に作用し電界集中を緩
和する効果が得られていることが明らかである。
【００３３】次に、本発明に係わる半導体装置の第２の
態様について説明する。図２示の半導体装置は、図１示
の空乏層形成半導体層８と表面不活性化半導体層５との
間に、ｎ型化合物半導体層１と同じｎ型ＧａＡｓ半導体
からなるバッファ層９が設けられている以外は図１示の
半導体装置と同様の構成となっている。この構成は、最
上層に形成されている表面不活性化半導体層５を空乏化
させたくない場合に好適である。例えば、ＡｌＧａＡｓ
等からなる表面不活性化半導体層５をＨＢＴやワイドバ
ンドギャップ層、つまりエミッタ層またはソース層とし
て用いると同時に、表面不活性化膜として応用する場合
である。この場合には、前記表面不活性化半導体層５が
完全に空乏化すると、トランジスターとしての動作に影
響が出る。
態様について説明する。図２示の半導体装置は、図１示
の空乏層形成半導体層８と表面不活性化半導体層５との
間に、ｎ型化合物半導体層１と同じｎ型ＧａＡｓ半導体
からなるバッファ層９が設けられている以外は図１示の
半導体装置と同様の構成となっている。この構成は、最
上層に形成されている表面不活性化半導体層５を空乏化
させたくない場合に好適である。例えば、ＡｌＧａＡｓ
等からなる表面不活性化半導体層５をＨＢＴやワイドバ
ンドギャップ層、つまりエミッタ層またはソース層とし
て用いると同時に、表面不活性化膜として応用する場合
である。この場合には、前記表面不活性化半導体層５が
完全に空乏化すると、トランジスターとしての動作に影
響が出る。
【００３４】バッファ層９は、上述の目的のために、表
面不活性化半導体層５の空乏化を防止するものであり、
例えば、表面不活性化半導体層５がキャリア密度５×１
０17（ｃｍ-3）で、０．０８μｍの厚さに形成されてい
るときには、厚さ０．０１〜０．３μｍ程度に形成され
る。
面不活性化半導体層５の空乏化を防止するものであり、
例えば、表面不活性化半導体層５がキャリア密度５×１
０17（ｃｍ-3）で、０．０８μｍの厚さに形成されてい
るときには、厚さ０．０１〜０．３μｍ程度に形成され
る。
【００３５】前記のように構成することにより、電極
４，６に電圧が印加されたときに、表面不活性化半導体
層５はバッファ層９により空乏化が防止できると同時
に、ｎ型化合物半導体層１の表面近傍に空乏層（図示せ
ず）が形成され耐圧性能が向上する。
４，６に電圧が印加されたときに、表面不活性化半導体
層５はバッファ層９により空乏化が防止できると同時
に、ｎ型化合物半導体層１の表面近傍に空乏層（図示せ
ず）が形成され耐圧性能が向上する。
【００３６】本実施例では、厚さ０．０５μｍのバッフ
ァ層９を設けることにより、空乏層形成半導体層８のキ
ャリア密度を１０×１０16（ｃｍ-3）、厚さを０．３μ
ｍに形成し、図１示の半導体装置と同等の耐圧性能を得
ることができた。
ァ層９を設けることにより、空乏層形成半導体層８のキ
ャリア密度を１０×１０16（ｃｍ-3）、厚さを０．３μ
ｍに形成し、図１示の半導体装置と同等の耐圧性能を得
ることができた。
【００３７】尚、前記実施例では、ＧａＡｓ半導体から
なるｎ型化合物半導体層１に対して、表面不活性化半導
体層５にワイドバンドギャップを有するＡｌＧａＡｓ半
導体、空乏層形成半導体層８にｐ型ＧａＡｓ半導体、バ
ッファ層９にｎ型ＧａＡｓ半導体が用いられているが、
表面不活性化半導体層５、空乏層形成半導体層８及びバ
ッファ層９を形成する半導体は前記に限定されるもので
はなく、ｎ型化合物半導体層１の材質に応じて適宜選択
することができる。
なるｎ型化合物半導体層１に対して、表面不活性化半導
体層５にワイドバンドギャップを有するＡｌＧａＡｓ半
導体、空乏層形成半導体層８にｐ型ＧａＡｓ半導体、バ
ッファ層９にｎ型ＧａＡｓ半導体が用いられているが、
表面不活性化半導体層５、空乏層形成半導体層８及びバ
ッファ層９を形成する半導体は前記に限定されるもので
はなく、ｎ型化合物半導体層１の材質に応じて適宜選択
することができる。
【００３８】また、前記実施例は縦型のｐｎ接合ダイオ
ードの場合を例にとって説明しているが、本発明の半導
体装置はＦＥＴ、ＳＩＴ、ＨＢＴ等、他の横型又は縦型
の構造の半導体装置にも幅広く適用することができる。
本発明をこれらのデバイスに応用した場合には、デバイ
スの表面を安定化させることができるので、各特性を安
定化させ、同一半導体基板上での特性のバラツキを減少
させる効果がある。
ードの場合を例にとって説明しているが、本発明の半導
体装置はＦＥＴ、ＳＩＴ、ＨＢＴ等、他の横型又は縦型
の構造の半導体装置にも幅広く適用することができる。
本発明をこれらのデバイスに応用した場合には、デバイ
スの表面を安定化させることができるので、各特性を安
定化させ、同一半導体基板上での特性のバラツキを減少
させる効果がある。
【００３９】
【発明の効果】以上のことから明らかなように、本発明
の半導体装置によれば、電圧が印加されたときに、前記
空乏層形成半導体層により前記化合物半導体層に電荷が
存在しない空乏層が形成されるので、電界集中を緩和す
ることができ、優れた耐圧性能を得ることができると共
に、半導体表面を安定化することができる。
の半導体装置によれば、電圧が印加されたときに、前記
空乏層形成半導体層により前記化合物半導体層に電荷が
存在しない空乏層が形成されるので、電界集中を緩和す
ることができ、優れた耐圧性能を得ることができると共
に、半導体表面を安定化することができる。
【００４０】前記空乏層形成半導体層による空乏層の形
成は、表面不活性化半導体層が設けられているときに有
効であるので、本発明の半導体装置は、前記化合物半導
体層を形成する化合物半導体が、ＩＩＩ−Ｖ族化合物半
導体、特にＧａＡｓ半導体のように、表面準位が高いと
きに、有効に用いることができる。
成は、表面不活性化半導体層が設けられているときに有
効であるので、本発明の半導体装置は、前記化合物半導
体層を形成する化合物半導体が、ＩＩＩ−Ｖ族化合物半
導体、特にＧａＡｓ半導体のように、表面準位が高いと
きに、有効に用いることができる。
【００４１】本発明の半導体装置によれば、前記空乏層
形成半導体層のキャリア密度と厚さとの積と、化合物半
導体の表面準位との和を、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きくすることによ
り、前記表面不活性化半導体層から拡散されるキャリア
を前記空乏層形成半導体層のキャリアにより相殺するこ
とができ、前記空乏層形成半導体層から拡散されるキャ
リアにより前記化合物半導体層に空乏層を形成すること
ができるので、半導体装置の耐圧性能を向上させること
ができると共に、半導体表面を安定化することができ
る。
形成半導体層のキャリア密度と厚さとの積と、化合物半
導体の表面準位との和を、前記表面不活性化半導体層の
キャリア密度と厚さとの積よりも大きくすることによ
り、前記表面不活性化半導体層から拡散されるキャリア
を前記空乏層形成半導体層のキャリアにより相殺するこ
とができ、前記空乏層形成半導体層から拡散されるキャ
リアにより前記化合物半導体層に空乏層を形成すること
ができるので、半導体装置の耐圧性能を向上させること
ができると共に、半導体表面を安定化することができ
る。
【００４２】また、本発明の半導体装置によれば、前記
空乏層形成半導体層と前記表面不活性化半導体層との間
にバッファ層を設けることにより、該表面不活性化半導
体層の空乏化が抑制され、前記空乏層形成半導体層によ
り前記化合物半導体層に空乏層を形成することができる
ので、半導体装置の耐圧性能を向上させることができる
と同時に、半導体の表面を安定化することができる。前
記バッファ層は前記化合物半導体層と同じ化合物半導体
により形成することができる。
空乏層形成半導体層と前記表面不活性化半導体層との間
にバッファ層を設けることにより、該表面不活性化半導
体層の空乏化が抑制され、前記空乏層形成半導体層によ
り前記化合物半導体層に空乏層を形成することができる
ので、半導体装置の耐圧性能を向上させることができる
と同時に、半導体の表面を安定化することができる。前
記バッファ層は前記化合物半導体層と同じ化合物半導体
により形成することができる。
【００４３】さらに、本発明の半導体装置では、フィー
ルドプレート構造を有する電極を形成することにより、
前記空乏層形成半導体層による前記作用と共に、該フィ
ールドプレート構造を有効に作用させてｐｎ接合部近傍
での電界集中を緩和することができ、優れた耐圧性能を
得ることができる。
ルドプレート構造を有する電極を形成することにより、
前記空乏層形成半導体層による前記作用と共に、該フィ
ールドプレート構造を有効に作用させてｐｎ接合部近傍
での電界集中を緩和することができ、優れた耐圧性能を
得ることができる。
【図１】本発明の半導体装置の一構成例を示す説明的断
面図。
面図。
【図２】本発明の半導体装置の他の構成例を示す説明的
断面図。
断面図。
【図３】従来の半導体装置の一構成例を示す説明的断面
図。
図。
【図４】従来の半導体装置の他の構成例を示す説明的断
面図。
面図。
【図５】図１示の半導体装置のフィールドプレート構造
の長さと耐圧性能との関係を示すグラフ。
の長さと耐圧性能との関係を示すグラフ。
【図６】半導体装置の絶縁保護膜と耐圧性能との関係を
示すグラフ。
示すグラフ。
１…化合物半導体層、 ５…表面不活性化半導体層、６
ａ…フィールドプレート構造、 ８…空乏層形成半導体
層、９…バッファ層。
ａ…フィールドプレート構造、 ８…空乏層形成半導体
層、９…バッファ層。
Claims (6)
- 【請求項１】化合物半導体の表面の上部に設けられた表
面不活性化半導体層を有する半導体装置において、前記
化合物半導体表面の近傍に該半導体と逆の導電型を有
し、かつ該半導体層の表面に空乏層を形成するキャリア
密度と厚みを有する空乏層形成半導体層を設けてなるこ
とを特徴とする半導体装置。 - 【請求項２】前記化合物半導体がＩＩＩ−Ｖ族化合物半
導体であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記化合物半導体がＧａＡｓ半導体である
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】前記空乏層形成半導体層は、そのキャリア
密度と厚さとの積と、前記化合物半導体の表面準位との
和が、前記表面不活性化半導体層のキャリア密度と厚さ
との積よりも大きいことを特徴とする請求項１記載の半
導体装置。 - 【請求項５】前記空乏層形成半導体層と前記表面不活性
化半導体層との間に、バッファ層を設けてなることを特
徴とする請求項１記載の半導体装置。 - 【請求項６】前記半導体層上にフィールドプレート構造
を有する電極を形成したことを特徴とする請求項１記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03554694A JP3789949B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置 |
| US08/398,564 US5541426A (en) | 1994-03-07 | 1995-03-02 | Semiconductor device with surface-inactivated layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03554694A JP3789949B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245418A true JPH07245418A (ja) | 1995-09-19 |
| JP3789949B2 JP3789949B2 (ja) | 2006-06-28 |
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ID=12444733
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US5541426A (ja) |
| JP (1) | JP3789949B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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