JP2001332702A - Ｍｏｓトランジスタおよびその製造方法並びに半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＴＭＯＳのゲート電極に比較的大きな電圧
を印加してもトランジスタとしての動作を可能にする。 【解決手段】 ｎＤＴＭＯＳ５０は、ｐ領域からなる第
１活性領域５２に設けたｎＭＯＳ５６と、ｎ領域からな
る第２活性領域５４に設けたｎＪＦＥＴ５８とを有して
いる。さらに、ｎＤＴＭＯＳ５０は、第１活性領域５２
にｐ⁺ 領域からなるコンタクト部６２が設けてある。コ
ンタクト部６２は、配線７８ｂを介してｎＪＦＥＴ５８
のゲート部６４とドレイン部６８とに電気的に接続して
ある。ｎＪＦＥＴ５８のソース部６６は、配線７８ａに
よってｎＭＯＳ５６のゲート電極１２に電気的に接続し
てある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（Ｍ
ＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｕｔ
ｏｒ）に係り、特にチャネル領域にゲート電極と同じ極
性の電圧を印加するコンタクト部を有する、いわゆるＤ
ｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ ＭＯＳＦＥＴ（Ｄ
ＴＭＯＳＦＥＴ）およびその製造方法並びに半導体装置
に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（以下、ＭＯＳトランジス
タという）は、消費電力が小さく、素子間の電気的分離
が比較的容易に行なえて集積化に適しているところか
ら、メモリ装置や各種の駆動装置などを構成する半導体
装置として広く用いられている。そして、最近は、ＭＯ
Ｓトランジスタの寄生容量を小さくすることができ、動
作速度を高めることができるなどの利点があるところか
ら、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造基板を用いた半導体装置が製造されるようにな
っている。さらに、近年は、ＳＯＩ構造基板（以下、Ｓ
ＯＩ基板という）の特性を利用して、ＭＯＳトランジス
タの閾値電圧Ｖ_th付近において非常に大きなドレイン電
流が得られ、低電圧で高速スイッチング動作が可能であ
るＤＴＭＯＳトランジスタが提案されている。図８は、
従来のｎチャネルＤＴＭＯＳトランジスタ（ｎＤＴＭＯ
Ｓ）を示したものであって、（１）が絶縁層を省略した
平面図であり、（２）は（１）のＡ−Ａ線に沿った断面
図、（３）はＢ−Ｂ線に沿った断面図である。

【０００３】図８において、ｎＤＴＭＯＳ１０は、ゲー
ト電極１２の両側に、リンなどのｎ型不純物を拡散した
ｎ⁺領域からなるソース領域１４とドレイン領域１６と
を有している。このｎＤＴＭＯＳ１０は、同図（２）、
（３）に示したように、シリコンからなる支持基板１８
の上に埋め込み絶縁層２０を介して単結晶シリコンによ
って形成したアクティブ領域２２を有するＳＯＩ基板２
４に設けてある。アクティブ領域２２は、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）による選択酸化法により形成された厚い二酸化ケ
イ素（ＳｉＯ₂）からなる素子分離領域２６によって、
他のアクティブ領域から電気的に分離してある。

【０００４】ゲート電極１２は、アクティブ領域２２の
上に、ゲート酸化膜２８を介して形成してある。また、
ソース領域１４とドレイン領域１６とは、アクティブ領
域２２内上部のゲート電極１２の両側に形成されてい
る。そして、ｎＤＴＭＯＳ１０は、ゲート電極１２の下
方、すなわちソース領域１４とドレイン領域１６との間
に、ホウ素などのｐ型不純物が拡散してあるボディ部３
０によって形成したチャネル領域３２を有している。さ
らに、ｎＤＴＭＯＳ１０は、チャネル領域３２に隣接し
てｐ⁺領域からなるコンタクト部３４がボディ部３０内
に設けてある。そして、ＳＯＩ基板２４の上には、ｎＤ
ＴＭＯＳ１０を覆って二酸化ケイ素からなる絶縁層３６
によって覆ってある。

【０００５】絶縁層３６には、ゲート電極１２の所定位
置に対応した位置に接続孔３８ａが貫通して設けてあ
る。さらに、ソース領域１４、ドレイン領域１６、およ
びコンタクト部３４と対応した位置には、絶縁層３６と
ゲート酸化膜２８とを貫通してアクティブ領域２２に達
する接続孔３８ｂ〜３８ｄが形成してある。また、絶縁
層３６の上には、接続孔３８（３８ａ〜３８ｄ）と対応
した位置に金属配線４０（４０ａ〜４０ｃ）が設けてあ
る。そして、金属配線４０ａは、接続孔３８ａ、３８ｄ
を介してゲート電極１２とコンタクト部３４とに接続し
てある。金属配線４０ｂは接続孔３８ｂを介してソース
領域１４に接続してあり、金属配線４０ｃは接続孔３８
ｃを介してドレイン領域１６に接続してある。

【０００６】このように構成したＤＴＭＯＳ１０は、作
動させる場合、図９に示したように、ソースＳ（ソース
領域１４）とドレインＤ（ドレイン領域１６）との間
に、ソースＳ側がマイナス、ドレインＤ側がプラスの電
圧を印加するとともに、ソースＳとゲートＧ（ゲート電
極１２）との間に、ソースＳ側がマイナス、ゲートＧ側
がプラスの電圧を印加する。ゲート電極１２は、配線４
０ａを介してコンタクト部３４に電気的に接続してある
ため、チャネル領域３２を構成しているボディ部３０に
コンタクト部３４を介してゲート電極１２と同じ極性、
同じ大きさの電圧が印加される。これによりＭＯＳトラ
ンジスタを作動する（オンする）閾値電圧Ｖ_thが低下す
るとともに、トランジスタがオンすると閾値電圧Ｖ_th付
近において大きなドレイン電流を得ることができ、低電
圧で高速スイッチング動作が可能となる。

【０００７】

【発明が解決しようとする課題】ところが、上記した従
来のＤＴＭＯＳ１０は、図１０に模式的に示したよう
に、コンタクト部３４とソース領域１４との間には、ｐ
ｎ接合が形成された状態となっている。このため、コン
タクト部３４とソース領域１４との間に、０．５Ｖ程度
以上のコンタクト部３４側がプラス、ソース領域１４側
がマイナスの順方向電圧が印加されると、ゲート電極１
２からコンタクト部３４を介してソース領域１４に電流
が流れ、ＤＴＭＯＳ１０がトランジスタの作用をしなく
なる。

【０００８】本発明は、前記従来技術の欠点を解消する
ためになされたもので、ＤＴＭＯＳのゲート電極に比較
的大きな電圧を印加してもトランジスタとしての動作を
可能にすることを目的としている。

【０００９】また、本発明は、特別な工程を追加するこ
となく、ＤＴＭＯＳからなる駆動能力の高いＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯ
Ｓ）を得ることを目的としている。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るＭＯＳトランジスタは、ゲート電極
の一側にソース領域、前記ゲート電極の他側にドレイン
領域が設けられ、このドレイン領域と前記ソース領域と
の間にチャネル領域が形成されたトランジスタ本体部
と、このトランジスタ本体部の前記チャネル領域に前記
ゲート電極と同じ極性の電圧を印加するコンタクト部と
を有するＭＯＳトランジスタであって、前記コンタクト
部は、電流制限部を介して前記ゲート電極に電気的に接
続してあることを特徴としている。

【００１１】このように構成した本発明は、コンタクト
部とトランジスタ本体部のソース領域との間に比較的大
きな順方向電圧が印加されたとしても、コンタクト部が
電流制限部を介してゲート電極に接続してあり、コンタ
クト部を介してゲート電極からソース領域に流れる電流
が制限されため、ゲート電極に１Ｖ程度の電圧を印加し
ても、トランジスタ本体部に確実にトランジスタの作用
を発揮させることができる。

【００１２】電流制限部は、接合ゲート型電界効果トラ
ンジスタにすることができる。接合ゲート型電界効果ト
ランジスタは、ネガティブフィードバックが作用して電
流を一定にしようとする定電流性を有しており、ゲート
電極からコンタクト部を介してソース領域に流れる電流
を容易に制限することができ、ゲート電極にある程度高
い電圧を印加しても、トランジスタ本体部が確実にトラ
ンジスタとしての機能を発揮する。

【００１３】接合ゲート型電界効果トランジスタは、チ
ャネルがトランジスタ本体部のチャネルと同じ導電型で
あってよい。そして、接合ゲート形電界効果トランジス
タのソース部をトランジスタ本体部のゲート電極に接続
し、接合ゲート形電界効果トランジスタのゲート部とド
レイン部とをコンタクト部に接続することにより、トラ
ンジスタ本体部のゲート電極に印加する電圧が接合ゲー
ト形電界効果トランジスタのソース部に印加され、接合
ゲート形電界効果トランジスタのソース部とゲート部と
の間に逆バイアスの電荷が印加されることになり、接合
ゲート形電界効果トランジスタを流れる電流を制限する
ことができ、トランジスタ本体部にトランジスタ作用を
行なわせることができる。

【００１４】そして、上記本発明に係るＭＯＳトランジ
スタを製造するためのＭＯＳトランジスタの製造方法
は、支持基板の上に絶縁層を介して設けた単結晶シリコ
ン層の一部に第１導電型不純物を注入したのち、前記単
結晶シリコン層の他の部分に第２導電型不純物を注入し
て、前記単結晶シリコン層に第１活性領域と第２活性領
域とを形成する工程と、前記第１活性領域の上にＭＯＳ
トランジスタ本体部のゲート電極を形成する工程と、前
記第１活性領域と前記第２活性領域との所定位置に第２
導電型不純物を注入し、第１活性領域の前記ゲート電極
の両側に前記ＭＯＳトランジスタ本体部のソース領域と
ドレイン領域とを形成し、前記第２活性領域に接合ゲー
ト形電界効果トランジスタのソース部とゲート部とを形
成する工程と、前記第１活性領域と前記第２活性領域と
の所定位置に第１導電型不純物を注入し、前記第１活性
領域の所定位置にコンタクト部を形成し、第２活性領域
内上部の前記ソース部とドレイン部との間に前記接合ゲ
ート形電界効果トランジスタのゲート部を形成する工程
と、前記ＭＯＳトランジスタ本体部のゲート電極と前記
接合ゲート形電界効果トランジスタのソース部とを接続
する配線と、前記コンタクト部と前記接合ゲート形電界
効果トランジスタのゲート部とドレイン部とを接続する
配線とを形成する工程と、を有することを特徴としてい
る。

【００１５】また、本発明に係る半導体装置は、上記の
ＭＯＳトランジスタを有することを特徴としている。こ
れにより、極めて消費電力の小さい高速動作が可能な半
導体装置を得ることができる。

【００１６】

【発明の実施の形態】本発明に係るＭＯＳトランジスタ
およびその製造方法並びに半導体装置の実施の形態を、
添付図面にしたがって詳細に説明する。なお、前記従来
技術において説明した部分に対応する部分については、
同一の符号を付してその説明を省略する。

【００１７】図１は、本発明の実施の形態に係るＭＯＳ
トランジスタの断面図であり、図２はその絶縁層を省略
した平面図である。これらの図において、ＭＯＳトラン
ジスタであるｎチャネルＤＴＭＯＳトランジスタ（ｎＤ
ＴＭＯＳ）５０は、単結晶シリコン層からなるアクティ
ブ領域２２が、ホウ素やガリウムなどの第１導電型不純
物（ｐ型不純物）を注入して拡散させた第１活性領域５
２と、リンやヒ素などの第２導電型不純物（ｎ型不純
物）を注入して拡散させた第２活性領域５４とからなっ
ている。そして、第１活性領域５２には、トランジスタ
本体部を構成しているｎＭＯＳトランジスタ（ｎＭＯ
Ｓ）５６が設けてある。また、第２活性領域５４には、
電流制限部となるｎチャネル接合ゲート形電界効果トラ
ンジスタ（ｎＪＦＥＴ）５８が設けてある。

【００１８】ｎＭＯＳ５６は、第１活性領域５２の上に
ゲート酸化膜２８を介して、多結晶シリコンなどにより
形成したゲート電極１２を有する。また、第１活性領域
５２内の上部には、ゲート電極２８の一側にｎ⁺領域か
らなるソース領域１４が、ゲート電極１２の他側にｎ⁺
領域からなるドレイン領域１６が設けてある。そして、
ｎＭＯＳ５６は、ソース領域１４とドレイン領域１６と
の間が、ｐ領域のボディ部６０からなるチャネル領域３
２となっている。さらに、第１活性領域５２内の上部に
は、ソース領域１４に隣接してｐ⁺領域からなるコンタ
クト部６２が設けてある。

【００１９】一方、ｎＪＦＥＴ５８は、第２活性領域５
４内の上部中央部に、ｐ⁺拡散領域によって形成したゲ
ート部６４を有する。また、ｎＪＦＥＴ５８は、第２活
性領域５４内の上部の、ゲート部６４の一側にｎ⁺領域
からなるソース部６６が、ゲート部６４の他側にｎ⁺領
域からなるドレイン部６８がゲート部６４と離間して形
成してあって、ゲート部６４の下方がｎ領域のボディ部
７０からなるチャネル部７２となっている。

【００２０】ＳＯＩ基板２４の上には、ｎＭＯＳ５６、
ｎＪＦＥＴ５８を覆って二酸化ケイ素からなる絶縁層７
４が設けてある。この絶縁層７４には、図２に示したよ
うに、ｎＭＯＳ５６のゲート電極１２の所定位置と対応
した位置に貫通孔７６ａが設けてある。さらに、絶縁層
７４には、ｎＪＦＥＴ５８ソース部６６、ゲート部６
４、ドレイン部６８との対応位置、コンタクト部６２と
の対応位置、およびｎＭＯＳ５６のソース領域１４とゲ
ート領域１６と対応した位置にゲート酸化膜２８を貫通
させた貫通孔７６ｂ〜７６ｇが形成してある。また、絶
縁層７４の上には、銅などの導電体からなる配線７８ａ
〜７８ｄが設けてある。

【００２１】配線７８ａは、貫通孔７６ａ、７６ｂを介
してｎＭＯＳ５６のゲート電極１２とｎＪＦＥＴ５８の
ソース部６６とを電気的に接続している。また、配線７
８ｂは、貫通孔７６ｃ、７６ｄ、７６ｅを介してｎＪＦ
ＥＴ５８のゲート部６４とドレイン部６８と、第１活性
領域５２に設けたコンタクト部６２とを相互に電気的に
接続している。そして、配線７８ｃは貫通孔７６ｆを介
してｎＭＯＳ５６のソース領域１４に接続してあり、配
線７８ｄは貫通孔７６ｇを介してｎＭＯＳ５６のドレイ
ン領域１６に接続してある。

【００２２】このようになっているｎＤＴＭＯＳ５０
は、図３（１）に示した回路のようになっていて、ｎＭ
ＯＳ５６のソース領域１４とゲート電極１２との間に、
ソース領域１４側をマイナス、ゲート電極側をプラスの
電圧を印加すると、ｎＪＦＥＴ５８ソース部６６にゲー
ト電極１２と同じ極性のプラスの電圧が印加される。ま
た、ｎＭＯＳ５６のソース領域１４とコンタクト部６２
との間が順方向バイアス状態となる。そして、ｎＭＯＳ
５６のゲート電極１２に印加される電圧の増大とともに
ｎＪＦＥＴ５８のソース部６６に印加される電圧も増大
し、ｎＪＦＥＴ５８のゲート部６４下方の空乏層がソー
ス部６６の電圧の大きさに応じて拡大し、ｎＪＦＥＴ５
８のドレイン部６８を介してコンタクト部６２に流れる
電流が制限され、一定の電流値になる。すなわち、ｎＪ
ＦＥＴ５８は、図３（３）に示したように、定電流部
（定電流回路）としての作用をする。このため、ｎＭＯ
Ｓ５６のゲート電極１２に０．５Ｖ以上の電圧が印加さ
れたとしても、コンタクト部６２からｎＭＯＳ５６のソ
ース領域１４に流れる電流が一定値を超えないため、ト
ランジスタ本体部であるｎＭＯＳ５６にトランジスタの
動作をさせることが可能となる。

【００２３】図４ないし図６は、前記実施形態に係るｎ
ＤＴＭＯＳトランジスタ５０の製造方法を示す工程図で
ある。図４（１）に示したように、ＳＯＩ基板２４は、
支持基板１８の上に埋め込み絶縁層２０を介して単結晶
シリコン層８０が設けてある。そこで、単結晶シリコン
層８０を複数のアクティブ領域２２に分割する。すなわ
ち、ＳＯＩ基板２４の上にシリコン窒化膜（Ｓｉ₃Ｎ
₄膜）８２をＣＶＤなどによって堆積し、これをエッチ
ングして素子分離領域に対応した部分のシリコン窒化膜
８２を除去し、アクティブ領域２２に対応した部分にの
みシリコン窒化膜８２を残す。そして、ＳＯＩ基板２４
を酸化雰囲気において加熱し、露出している単結晶シリ
コン層８０を酸化して素子分離領域２６を形成して、単
結晶シリコン層８０を複数のアクティブ領域２２に分割
したのち、シリコン窒化膜８２を除去する。なお、素子
分離領域は、単結晶シリコン層８０に埋め込み絶縁層２
０に達する溝（トレンチ）を形成し、その溝を二酸化ケ
イ素（ＳｉＯ₂）によって埋めたトレンチアイソレーシ
ョン構造であってもよい。

【００２４】次に、ＳＯＩ基板２４の上にフォトレジス
トを塗布して露光、現像し、図４（２）に示したよう
に、アクティブ領域２２の一部、すなわち第１活性領域
に対応した部分を露出させたレジスト膜８４を形成す
る。そして、レジスト膜８４をマスクにしてアクティブ
領域２２の露出部にリンなどの第１導電型不純物（ｐ型
不純物）８６を注入し、第１活性領域５２を形成してレ
ジスト膜８４を除去する。その後、再びＳＯＩ基板２４
の上にフォトレジストを塗布して露光、現像し、アクテ
ィブ領域２２の第１活性領域５２を覆い、第２活性領域
に対応した部分を露出させたレジスト膜８８を設ける
（図４（３）参照）。そして、レジスト膜８８をマスク
としてアクティブ領域２２の露出部にホウ素などの第２
導電型不純物（ｎ型不純物）９０を注入し、第２活性領
域５４を形成し、レジスト膜８８を除去する。なお、こ
の実施形態においては、第１活性領域５２を第２活性領
域５４より先に形成する場合について説明したが、第２
活性領域５４を形成したのち、第１活性領域５２を形成
するようにしてもよい。

【００２５】その後、ＳＯＩ基板２４を酸化雰囲気にお
いて加熱し、図５（１）に示したように、アクティブ領
域２２の表面を酸化してゲート酸化膜２８を形成する。
次に、ＳＯＩ基板２４の上に、ゲート酸化膜２８を覆っ
て多結晶シリコン膜９２をＣＶＤなどによって所定の厚
さ堆積する。さらに、多結晶シリコン膜９２の上にフォ
トレジストを塗布し、これを露光、現像してパターニン
グし、トランジスタ本体部となるｎＭＯＳのゲート電極
を形成する位置にレジスト膜９４を設ける。そして、レ
ジスト膜９４をマスクにして多結晶シリコン膜９２をエ
ッチングし、図５（２）に示したように、ゲート電極１
２を形成してレジスト膜９４を除去する。

【００２６】次に、ＳＯＩ基板２４の上面にフォトレジ
ストを塗布してパターニングし、図５（２）に示したよ
うに、ゲート電極１２と、第１活性領域５２のｎＭＯＳ
のソース領域とドレイン領域とを形成する位置に対応し
た部分、および第２活性領域５４のｎＪＦＥＴのソース
部とドレイン部とを形成する位置に対応した部分とを露
出させたレジスト膜９６を設ける。そして、レジスト膜
９６とゲート電極１２とをマスクにし、ホウ素などの第
２導電型不純物（ｎ型不純物）９８をアクティブ領域２
２の露出部に注入注入したのち、レジスト膜９６を除去
する。

【００２７】なお、この実施形態の場合、第２導電型不
純物９８の注入は、形成されるｎ⁺領域がアクティブ領
域２２内の上部に浅く形成されるようなエネルギーによ
って行なっている。これにより、第１活性領域５２内上
部の、ゲート電極１２の一側にｎ⁺領域からなるソース
領域１４が形成され、ゲート電極１２の他側にｎ⁺領域
からなるドレイン領域１６が形成され、ソース領域１４
とドレイン領域１６との間が、ｐ領域のボディ部６０か
らなるチャネル領域３２となり、ｎＭＯＳ５６が形成さ
れる。また、第２活性領域５４内上部の所定位置には、
ｎ⁺領域からなるソース部６６とドレイン部６８とが形
成される。

【００２８】次に、ＳＯＩ基板２４の上に再びフォトレ
ジストを塗布してパターニングし、図５（３）に示した
ように、第１活性領域５２のコンタクト部を形成する部
分と、第２活性領域５４のｎＪＦＥＴのゲート部を形成
する部分とを露出させたレジスト膜１００を形成する。
そして、レジスト膜１００をマスクにして、アクティブ
領域２２の露出部にリンなどの第１導電型不純物（ｐ型
不純物）１０２を注入したのち、レジスト膜１００を除
去する。この第１導電型不純物１０２の注入は、アクテ
ィブ領域２２内の上部に浅いｐ⁺領域が形成されるよう
な注入エネルギーによって行なう。

【００２９】これにより、第１活性領域５２内の上部所
定位置にｐ⁺領域からなるコンタクト部６２が形成され
る。また、第２活性領域５４には、ソース部６６とドレ
イン部６８との間にｐ⁺領域からなるゲート部６４が形
成され、ゲート部６４の下方がｎ領域のボディ７０から
なるチャネル部７２となｎＪＦＥＴ５８が形成さる。

【００３０】なお、この実施形態においては、ｎ⁺領
域、すなわちｎＭＯＳ５６のソース領域１４、ドレイン
領域１６およびｎＪＦＥＴ５８のソース部６６、ドレイ
ン部６８を、ｐ⁺領域からなるコンタクト部６２および
ｎＪＦＥＴ５８のゲート部６４より先に形成した場合に
ついて説明したが、ｐ⁺領域をｎ⁺領域より先に形成して
もよいことは勿論である。

【００３１】その後、図６（１）に示したように、テト
ラエトキシシラン（ＴＥＯＳ）などを用いたＣＶＤによ
って、ＳＯＩ基板２４の上に二酸化ケイ素からなる絶縁
膜１０４を成膜する。次に、絶縁膜１０４をエッチバッ
クまたは化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨
して平坦化し、表面が平らな絶縁層７４にする（図６
（２）参照）。その後、平坦化した絶縁層７４の上にフ
ォトレジストを塗布したのち、これを露光、現像してパ
ターニングし、ゲート電極１２の所定位置、ソース領域
１４、ドレイン領域１６およびコンタクト部６２と対応
した位置、並びにソース部６６、ゲート部６４、ドレイ
ン部６８と対応した位置にエッチング孔１０６を設けた
レジスト膜１０８を形成する（なお、図６（２）におい
ては、ゲート電極１２に対応したエッチング孔は示され
ていない）。

【００３２】さらに、レジスト膜１０８をマスクとして
絶縁層７４とゲート酸化膜２８とをエッチングし、図６
（３）に示したように、これらを貫通した貫通孔７６
（７６ａ〜７６ｇ）を形成する。次に、スパッタリング
や無電解めっきによって、貫通孔７６を充填して絶縁膜
７４の上に銅などの導電性金属からなる導電膜を堆積
し、これをエッチングして配線７８（７８ａ〜７８ｄ）
を形成する。これにより、図１に示したｎＤＴＭＯＳ５
０を得ることができる。

【００３３】なお、前記実施形態においては、絶縁膜１
０４を平坦化して絶縁層７４にした場合について説明し
たが、絶縁膜１０４を平坦化せずに絶縁層７４としても
よい。また、前記実施形態においては、貫通孔７６内の
導電性金属（いわゆるプラグ）と絶縁層７４の上の導電
性金属（配線）とが同じ場合について説明したが、プラ
グと配線とを異なる金属によって構成してもよい。そし
て、実施の形態においては、ｎチャネルＤＴＭＯＳトラ
ンジスタ５０の製造方法について説明したが、第１導電
型不純物をｎ型不純物とし、第２導電型不純物をｐ型不
純物とすることにより、ｐチャネルＤＴＭＯＳトランジ
スタをｎＤＴＭＯＳ５０と同様に形成することができ
る。

【００３４】さらに、ｎＤＴＭＯＳ５０を構成している
ｎＭＯＳ５６のソール領域１４、ドレイン領域１６、お
よびｎＪＦＥＴ５８のソース部６６、ドレイン部６８を
形成する際に、図示しないｐチャネルＤＴＭＯＳトラン
ジスタのｎ⁺領域からなるコンタクト部とｐチャネルＤ
ＴＭＯＳを構成しているｐチャネルＪＦＥＴのゲート部
とを形成し、ｎＤＴＭＯＳ５０のコンタクト部６２とｎ
ＤＴＭＯＳ５０を構成しているｎＪＦＥＴ５８のゲート
部６４とを形成する際に、ｐチャネルＤＴＭＯＳトラン
ジスタを構成しているｐＭＯＳのｐ⁺領域からなるソー
ス領域とドレイン領域、およびｐＪＦＥＴのｐ⁺領域か
らなるソース部とドレイン部とを形成することにより、
特別の工程を追加することなくｎＤＴＭＯＳとｐＤＴＭ
ＯＳとからなるＣＭＯＳを製造することができる。

【００３５】図７は、本発明の実施の形態に係る半導体
装置の一例を模式的に示した断面図である。図７におい
て、半導体装置１１０は、前記したｎＤＴＭＯＳ５０を
有する半導体チップ１１２が、接着剤１１４によって絶
縁基板１１６の上面に固着してある。絶縁基板１１６
は、例えばガラス繊維とエポキシ樹脂との積層体や、ガ
ラス、セラミックなどから形成してある。そして、半導
体チップ１１２は、ｎＤＴＭＯＳ５０などの素子を設け
た能動面が上向きになっており、能動面に設けた端子部
（図示せず）と、絶縁基板１１６に形成した配線パター
ン１１８との間が、金などのワイヤ１２０によって電気
的に接続してある。また、半導体チップ１１２は、配線
パターン１１８、ワイヤ１２とともに封止樹脂１２２に
よって覆われており、湿度などによる劣化が生じないよ
うにしてある。さらに、絶縁基板１１６の下面には、半
田ボールなどによって形成した多数の端子１２４がマト
リクス状に設けてあって、図示しないマザーボードなど
に端子１２４を介して実装できるようになっている。こ
のように構成した半導体装置１１０は、低消費電力で高
速動作が可能となり、電子機器の性能を向上させること
ができる。

【００３６】

【発明の効果】以上に説明したように、本発明によれ
ば、コンタクト部が電流制限部を介してゲート電極に接
続してあるため、コンタクト部とトランジスタ本体のソ
ース領域との間に高い順方向電圧が印加されたとして
も、コンタクト部を介してゲート電極からソース領域に
流れる電流が制限され、ゲート電極に１Ｖ程度の電圧を
印加しても、トランジスタ本体部が確実にトランジスタ
の作用を発揮する。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るｎＤＴＭＯＳトラン
ジスタの断面図である。

【図２】図１に示したｎＤＴＭＯＳトランジスタの絶縁
膜を省略した平面図である。

【図３】図１に示したｎＤＴＭＯＳトランジスタの回路
図と等価回路図である。

【図４】実施の形態に係るｎＤＴＭＯＳトランジスタの
製造方法を示す工程図であって、アクティブ領域の形成
と、第１活性領域、第２活性領域とを形成する工程を示
す図である。

【図５】実施の形態に係るｎＤＴＭＯＳトランジスタの
製造方法を示す工程図であって、ｎＭＯＳとｎＪＦＥＴ
とを形成する工程を示す図である。

【図６】実施の形態に係るｎＤＴＭＯＳトランジスタの
製造方法を示す工程図であって、配線を形成する工程を
示す図である。

【図７】実施の形態に係る半導体装置を模式的に示した
断面図である。

【図８】従来のｎＤＴＭＯＳトランジスタの説明図であ
って、（１）は絶縁層を省略した平面図であり、（２）
は（１）のＡ−Ａ線に沿った断面図、（３）は（１）の
Ｂ−Ｂ線に沿った断面図である。

【図９】図８に示したｎＤＴＭＯＳトランジスタを作動
させる回路図である。

【図１０】従来のｎＤＴＭＯＳトランジスタの作用を説
明する模式図である。

【符号の説明】

１２………ゲート電極 １４………ソース領域 １６………ドレイン領域 １８………支持基板 ２０………埋め込み絶縁層 ２２………単結晶シリコン層（アクティブ領域） ２４………ＳＯＩ基板 ３２………チャネル領域 ５２………第１活性領域 ５４………第２活性領域 ５６………トランジスタ本体部（ｎＭＯＳ） ５８………電流制限部（ｎＪＦＥＴ） ６０、７０………ボディ部 ６２………コンタクト部 ６４………ゲート部 ６６………ソース部 ６８………ドレイン部 ７２………チャネル部 ７８ａ〜７８ｄ………配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 29/78 ６２６Ｚ 29/786 29/80 Ｃ 21/337 29/808 Ｆターム(参考） 5F032 AA13 AA35 AA44 CA01 CA03 CA16 CA17 CA23 DA01 DA02 DA07 DA33 DA43 5F048 AC00 AC03 BA16 BB05 BB14 BE03 BE09 BF11 BF15 BG12 BG14 5F102 GA01 GB01 GC01 GD04 GJ00 GJ03 GL03 GR08 GR09 5F110 AA12 AA30 BB20 CC02 DD05 EE09 EE45 FF02 FF22 GG02 GG12 GG32 GG52 GG60 HJ01 HJ12 HL02 HL22 HL23 NN02 NN23 NN35 NN62 NN71 QQ11 QQ19

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ゲート電極の一側にソース領域、前記ゲ
   ート電極の他側にドレイン領域が設けられ、このドレイ
   ン領域と前記ソース領域との間にチャネル領域が形成さ
   れたトランジスタ本体部と、このトランジスタ本体部の
   前記チャネル領域に前記ゲート電極と同じ極性の電圧を
   印加するコンタクト部とを有するＭＯＳトランジスタで
   あって、前記コンタクト部は、電流制限部を介して前記
   ゲート電極に電気的に接続してあることを特徴とするＭ
   ＯＳトランジスタ。
2. 【請求項２】 請求項１に記載のＭＯＳトランジスタに
   おいて、前記電流制限部は、接合ゲート型電界効果トラ
   ンジスタであることを特徴とするＭＯＳトランジスタ。
3. 【請求項３】 請求項２に記載のＭＯＳトランジスタに
   おいて、前記接合ゲート型電界効果トランジスタは、チ
   ャネルが前記トランジスタ本体部のチャネルと同じ導電
   型であって、ソース部が前記トランジスタ本体部のゲー
   ト電極に接続してあるとともに、ゲート部とドレイン部
   とが前記コンタクト部に接続してあることを特徴とする
   ＭＯＳトランジスタ。
4. 【請求項４】 支持基板の上に絶縁層を介して設けた単
   結晶シリコン層の一部に第１導電型不純物を注入したの
   ち、前記単結晶シリコン層の他の部分に第２導電型不純
   物を注入して、前記単結晶シリコン層に第１活性領域と
   第２活性領域とを形成する工程と、 前記第１活性領域の上にＭＯＳトランジスタ本体部のゲ
   ート電極を形成する工程と、 前記第１活性領域と前記第２活性領域との所定位置に第
   ２導電型不純物を注入し、第１活性領域の前記ゲート電
   極の両側に前記ＭＯＳトランジスタ本体部のソース領域
   とドレイン領域とを形成し、前記第２活性領域に接合ゲ
   ート形電界効果トランジスタのソース部とゲート部とを
   形成する工程と、 前記第１活性領域と前記第２活性領域との所定位置に第
   １導電型不純物を注入し、前記第１活性領域の所定位置
   にコンタクト部を形成し、第２活性領域内上部の前記ソ
   ース部とドレイン部との間に前記接合ゲート形電界効果
   トランジスタのゲート部を形成する工程と、 前記ＭＯＳトランジスタ本体部のゲート電極と前記接合
   ゲート形電界効果トランジスタのソース部とを接続する
   配線と、前記コンタクト部と前記接合ゲート形電界効果
   トランジスタのゲート部とドレイン部とを接続する配線
   とを形成する工程と、 を有することを特徴とするＭＯＳトランジスタの製造方
   法。
5. 【請求項５】 請求項１ないし３のいずれかに記載のＭ
   ＯＳトランジスタを有することを特徴とする半導体装
   置。