CN101097920A - 半导体集成电路装置 - Google Patents

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Abstract

提供了一种半导体集成电路装置，其包括：具有由低杂质浓度区和高杂质浓度区形成的源/漏区的低压MOS晶体管；以及类似地具有由低杂质浓度区和高杂质浓度区形成的源/漏区的高压MOS晶体管，其中，低压NMOS晶体管的源/漏高杂质浓度区利用砷掺杂，而高压NMOS晶体管的源/漏高杂质浓度区利用磷掺杂。

Description

半导体集成电路装置
技术领域
本发明涉及包括N沟道型低压MOS晶体管和N沟道型高压MOS晶体管的半导体集成电路装置。
背景技术
在半导体集成电路中，使用低压元件和高压元件取决于其各自的用途。例如，在直接处理施加到半导体集成电路并从半导体集成电路发送的电压的部分中仅使用高压元件，而在执行内部信号处理的部分中使用低压元件。低压元件占据比高压元件小的面积。因此，仅在确定集成电路的性能规格并且难以更改的部分(例如在涉及与外部交换的电压的部分)中使用高压元件以及在用来执行内部处理的部分中使用低压元件允许减少半导体集成电路的面积及其制造成本。
图2是上述形成在相同衬底上和相同半导体集成电路中的低压MOS晶体管和高压MOS晶体管的示意平面图。
低压N沟道MOS晶体管(下文中称作NMOS)101包括栅绝缘膜8、直接设置在该栅绝缘膜8上的栅电极9、和设置在其两端上的源/漏区。源/漏区包括用来接触金属的低电阻的第一N型高杂质浓度区2以及用来减轻电场强度的第一N型低杂质浓度区3。
在该情况下，特别用例如砷或锑的原子掺杂第一高浓度N型区2，其具有小的扩散系数并且其热扩散小。这样做的原因是为了尽可能避免由于在半导体处理期间执行的热处理工艺引起的高杂质浓度沿横向的扩散，不利地导致第一N型低杂质浓度区3的长度的减小。如果第一N型低杂质浓度区3被设计为具有足够的长度以便允许扩散，那么可以通过为第一N型低杂质浓度区3保证预定的长度来避免该问题，然而其导致元件占据的面积增加，由此增加了成本。
同时，高压NMOS102包括栅绝缘膜8、直接设置在该栅绝缘膜8上的栅电极9、和设置在其两端上的源/漏区。源/漏区包括第二N型高杂质浓度区4和第二N型低杂质浓度区5，并且高压NMOS102进一步包括形成在第二N型低杂质浓度区5上的氧化物膜10，该氧化物膜10比栅绝缘膜8厚。厚的氧化物膜10具有减轻栅漏电场强度的作用。上述漏极结构适合于漏极需要耐20V或更高的电压的情形，并且通过改变漏极的N型低杂质浓度区的长度和浓度来调整耐受电压(withstanding voltage)。另外，在还给高压NMOS102的栅极施加比施加到低压NMOS101的电压高的电压的情况下，可以仅根据该电压为对应于高压NMOS102的部分增加栅绝缘膜8的厚度。
为了降低成本，通常通过与用来形成低压NMOS101的N型高浓度杂质区2相同的工艺形成高压NMOS102的第二高杂质浓度区4，并且砷或锑用作将要注入其中的杂质。
而且，第二低杂质浓度区4经常与设置在元件区外部的沟道停结构结合使用，由此降低工艺成本。因此第二低杂质浓度区4具有通过在其上布置的LOCOS工艺获得的氧化物膜，并且第二低杂质浓度区4的浓度被调整到不会由于布线而被反转的值。一般而言，在半导体集成电路中较少使用高压NMOS的情况下，根据上述用于降低成本的结构对高压NMOS强加限制，并且不得不在该限制条件下设计元件。
另外，可以在高压NMOS102的漏极侧设置深达几μm的第三N型低杂质浓度区7，以这样的方式使得第三N型低杂质浓度区7覆盖整个N型高杂质浓度区4和N型低杂质浓度区5的一部分。提供第三N型低杂质浓度区7以便在图3A中示出的漏极侧的N型低杂质浓度区5和N型高杂质浓度区4之间补充小的接触面积，其产生防止当高压NMOS102电操作时由将要施加的强电场和大电流引起的热破坏的作用。上述的热破坏现象不仅导致瞬间破坏，而且还影响长期的可靠性。
为了形成N型低杂质浓度区7，该区域需要利用具有高的扩散系数并且易于热扩散的杂质例如磷进行掺杂，并且为了达到某一预定的扩散深度该区域还需要经受1,000℃或以上的温度的高热处理。
在JP06-350084A和JP3270405B中公开了高压NMOS的上述结构。
在常规高压NMOS中，必需提供覆盖整个N型高杂质浓度区和N型低杂质浓度区的一部分的深N型杂质区，并且形成该区域另外包括导致限制元件性能的热处理工艺和导致成本增加的光刻工艺。另一方面，如果不提供深N型杂质区域，则存在的问题是不能充分获得击穿耐受电压并且损害了长期的可靠性。
发明内容
本发明已经被作出用以解决上述问题，并且提供了半导体集成电路装置，其包括形成在半导体衬底上的N沟道型低压MOS晶体管和N沟道型高压MOS晶体管，该N沟道型低压MOS晶体管包括：栅绝缘膜、栅电极、以及源/漏区，该源/漏区由第一N型高杂质浓度区与形成在栅绝缘膜和第一高杂质浓度区之间的第一N型低杂质浓度区形成；该N沟道型高压MOS晶体管包括：栅绝缘膜、栅电极、第二源/漏区，该第二源/漏区由第二N型高杂质浓度区与形成在栅绝缘膜和第二高杂质浓度区之间的第二N型低杂质浓度区形成、和在第二低杂质浓度区上形成的绝缘膜，该绝缘膜比栅绝缘膜厚，其中第一高杂质浓度区用砷掺杂并且第二高杂质浓度区用磷掺杂。
本发明还提供半导体集成电路装置，包括：第一N沟道型低压MOS晶体管、N沟道型高压MOS晶体管、以及形成在半导体衬底上的第二N沟道型低压MOS晶体管，该第一N沟道型低压MOS晶体管包括：栅绝缘膜、栅电极、以及源/漏区，该源/漏区由第一N型高杂质浓度区与形成在栅绝缘膜和第一高杂质浓度区之间的第一N型低杂质浓度区形成，该N沟道型高压MOS晶体管包括：栅绝缘膜、栅电极、第二源/漏区，该第二源/漏区由第二N型高杂质浓度区与形成在栅绝缘膜和第二高杂质浓度区之间的第二N型低杂质浓度区形成、和在第二低杂质浓度区上形成的绝缘膜，该绝缘膜比栅绝缘膜厚，第二N沟道型低压MOS晶体管包括：形成在半导体衬底上的栅绝缘膜、栅电极、以及由第三高杂质浓度区形成的源/漏区，其中第一高杂质浓度区用砷掺杂并且第二高杂质浓度区和第三高杂质浓度区均用磷掺杂。
而且，在该半导体集成电路装置中，第一高杂质浓度区用锑掺杂，并且第二高杂质浓度区用磷掺杂。
此外，在该半导体集成电路装置中，第一高杂质浓度区用锑掺杂，并且第二高杂质浓度区和第三高杂质浓度区均用磷掺杂。
另外，在该半导体集成电路装置中，第二高杂质浓度区具有1×1019/cm3或以上的杂质浓度并且具有0.5μm或以上的深度；并且第二N型低杂质浓度区具有在1×1017到5×1017/cm3之间的杂质浓度并且具有0.3μm或以下的深度。
另外，在该半导体集成电路装置中，第一高杂质浓度区和第二低杂质浓度区在0.2μm或以上的厚度的面积上接触。
根据本发明，能够提供具有可靠高压NMOS的半导体集成电路装置，其不太可能遭受元件尺寸的变化和由于工艺步骤数目增加以及高热处理引起的性能退化同时具有高耐受电压。
附图说明
在附图中：
图1是示出根据本发明的半导体集成电路装置的截面示意图；
图2是示出常规半导体集成电路装置的平面示意图；
图3A是示出常规半导体集成电路装置的主要部分的截面示意图；
图3B是示出根据本发明的半导体集成电路装置的主要部分的截面示意图；以及
图4是示出根据本发明的半导体集成电路的另一实例的截面示意图。
具体实施方式
在下文，参考附图描述本发明的实施例。图1是根据本发明的半导体集成电路装置的截面示意图，其中低压NMOS和高压NMOS集成在单一的半导体衬底上。根据本发明，高压NMOS没有被提供常规实例中使用的第三N型低杂质浓度区。代替提供第三N型低杂质浓度区，与常规的结构相比高压NMOS的第二高杂质浓度区4沿深度形成得更厚并且在横向上形成得更宽。利用该结构，第二N型高杂质浓度区和第二N型低杂质浓度区沿深度彼此大面积接触，以便由此在被施加高电场和以高电流运行时防止热击穿。当上述接触面积沿深度减小到低于0.2μm时该热击穿变得更加显著。因此，为了确保接触面积的深度，本发明采用以下方法。
根据这些方法中的第一个，高压NMOS的第二N型高杂质浓度区利用高扩散系数的磷进行掺杂，而第一N型高杂质浓度区如同常规情形利用例如具有低扩散系数的砷或锑的原子进行掺杂。
图3A和3B均是用来示出上述高杂质浓度区和低杂质浓度区之间的关系的半导体集成电路装置的主要部分的截面图。图3A示出在采用利用低扩散系数的杂质掺杂的高杂质浓度区的常规情形下形成的结，其示出低杂质浓度区和高杂质浓度区沿深度小面积地彼此接触。与此相比，当利用高扩散系数的原子掺杂高杂质浓度区时，如图3B中所示该高杂质浓度更可能沿横向扩散，由此增加了接触面积的深度。
例如，在图1的高压NMOS结构中，在低杂质浓度区利用在1×1017到5×1017/cm3之间的浓度的磷掺杂并且被形成为0.3μm深的情况下，采用磷使将要在高压NMOS的源/漏区中注入的高杂质浓度为1×1019/cm3或以上，由此获得深0.5μm的高杂质浓度区。在该情形下，上述的低杂质浓度区和高杂质浓度区可以在0.2μm深的面积上彼此接触，尽管取决于将要对其施加的热处理工艺。
可以通过沿横向增加低杂质浓度的扩散来增加接触面积的深度，而不是沿横向增加高杂质浓度的扩散，如稍后描述的就降低成本而言这不是优选的。
为了减少工艺步骤的数目，图1的高压NMOS的低杂质浓度区按照结构也用作元件分离区。为了进一步减小整个半导体集成电路必需的面积以便有助于降低成本，为元件分离区设置低压条件是有效的。这尤其在低压NMOS在半导体集成电路中占较大的面积时产生更大的作用。在该情形下，低杂质浓度区的浓度在低压侧不可避免地被设置为低值。为此，不能期望杂质在低杂质浓度区侧沿横向扩散而不增加工艺步骤的数目，并且因此不可避免地期望在高压NMOS中高杂质浓度区的横向扩散，而不是低杂质浓度区的横向扩散。
在上述追求降低成本的情况下，降低低压NMOS的尺寸通常是更有效的，其主要在逻辑电路中使用，以便对减小面积更有作用，并且还优选将低压NMOS的耐受电压本身设置得小。因此，除了上述外，将元件分离区的低杂质浓度区的浓度设置得低也是必需的。可以确保低杂质浓度区和高杂质浓度区之间的接触面积的深度而没有任何显著的问题，假设低杂质浓度区的浓度等于或大于1×1018/cm3。然而，考虑到减小面积，该浓度实际上不能设置到1×1018/cm3，合理的是提供该浓度设置在1×1017到5×1017/cm3之间的条件。换句话说，应当理解，本发明适合于如上所述的降低成本，并且提供能够同时集成低压NMOS和高压NMOS的技术，由此即使在通过例如减少工艺步骤的数目和面积来追求成本降低的情况下也产生最显著的作用。
在该实例中，高杂质浓度区需要根据元件的耐受电压用不同的杂质掺杂，其可能导致工艺成本的增加，因为需要另外包括光刻工艺。然而，实际上能够利用图4中所示的结构解决该问题。
如图4中所示，第二低压NMOS103被另外集成到图1的半导体集成电路装置中，该第二低压NMOS103包括栅绝缘膜8、栅电极9、以及第三N型高杂质浓度区6。该元件并不直接用来运行该半导体集成电路装置，而是用来保护低压NMOS101免于静电热击穿。因为已知低压NMOS103的源/漏区扩散得更深能够更有效地防止热击穿，所以通常利用例如具有高扩散系数的磷的原子来掺杂高杂质浓度区。根据本发明，利用与形成高压NMOS102的高杂质浓度区相同的步骤来形成低压NMOS103的源/漏高杂质浓度区，由此防止工艺步骤数目的增加。
作为第二种方法，在形成高压NMOS的N型高杂质浓度区的过程中，杂质以高能量被注入以便被注入到半导体衬底对应于高压NMOS的源/漏区的部分中并且还被注入到形成在接触高压NMOS的源/漏区的厚氧化物膜上的鸟嘴状物下的半导体衬底的另一部分中。这时，必需给除了该源/漏区及其外围以外的区域提供掩模以便其不被杂质掺杂。
而且，在如上所述注入离子时，可以调整注入的角度以便相对于半导体衬底倾斜使得离子被充分地注入到鸟嘴状物下的半导体衬底中，由此使本发明更有效。
作为第三种方法，通过热扩散工艺形成高压NMOS的N型高杂质浓度区。该工艺能够形成1×1020/cm3或以上的高浓度的杂质区，并且在以下的热处理工艺中还能够增加横向的扩散。低压NMOS101不能采用形成高杂质浓度区的热扩散工艺，并且因此该热扩散工艺仅能够被本发明所采用，其中分开地形成低压NMOS的N型高杂质浓度区和高压NMOS的N型高杂质浓度区。
利用上述方法，能够实现可以防止热破坏的可靠的半导体集成电路装置。根据本发明，与常规装置相比，可以通过更少的工艺步骤数，利用减小的半导体集成电路所必需的面积来实现半导体集成电路装置，由此能够降低成本以及产品TAT。

Claims (8)

1.一种半导体集成电路装置，包括：
半导体衬底；
设置在半导体衬底上的N沟道低压MOS晶体管，其具有第一栅绝缘膜、第一栅电极、以及第一源/漏区，该第一源/漏区由第一N型高杂质浓度区和用来减轻电场强度的第一N型低杂质浓度区形成；以及
设置在半导体衬底上的N沟道高压MOS晶体管，其具有第二栅绝缘膜、第二栅电极、由第二N型高杂质浓度区和用来减轻电场强度的第二N型低杂质浓度区形成的第二源/漏区、以及在第二低杂质浓度区上形成的绝缘膜，该绝缘膜比第二栅绝缘膜厚，包含在第二N型高杂质浓度区中的杂质的扩散系数比包含在第一N型高杂质浓度区中的杂质的扩散系数大。
2.一种半导体集成电路装置，包括：第一N沟道型低压MOS晶体管；N沟道型高压MOS晶体管；以及第二N沟道型低压MOS晶体管，它们形成在半导体衬底上，
第一N沟道型低压MOS晶体管包括：第一栅绝缘膜、第一栅电极、以及第一源/漏区，该第一源/漏区由第一N型高杂质浓度区与用来减轻电场强度的第一N型低杂质浓度区形成，
N沟道型高压MOS晶体管包括：第二栅绝缘膜、第二栅电极、由第二N型高杂质浓度区与用来减轻电场强度的第二N型低杂质浓度区形成的第二源/漏区、和在第二低杂质浓度区上形成的绝缘膜，该绝缘膜比第二栅绝缘膜厚，
第二N沟道型低压MOS晶体管包括：第三栅绝缘膜、第三栅电极、以及第三N型高杂质浓度区，其中
第二N型高杂质浓度区和第三N型高杂质浓度区均利用具有比注入到第一N型高杂质浓度区中的杂质的扩散系数大的扩散系数的杂质进行掺杂。
3.根据权利要求1的半导体集成电路装置，其中：
第一N型高杂质浓度区利用砷掺杂；并且
第二N型高杂质浓度区利用磷掺杂。
4.根据权利要求1的半导体集成电路装置，其中：
第一N型高杂质浓度区利用锑掺杂；并且
第二N型高杂质浓度区利用磷掺杂。
5.根据权利要求2的半导体集成电路装置，其中：
第一N型高杂质浓度区利用砷掺杂；并且
第二N型高杂质浓度区和第三N型高杂质浓度区均利用磷掺杂。
6.根据权利要求2的半导体集成电路装置，其中：
第一N型高杂质浓度区利用锑掺杂；并且
第二N型高杂质浓度区和第三N型高杂质浓度区均利用磷掺杂。
7.根据权利要求2的半导体集成电路装置，其中：
第二N型高杂质浓度区具有1×1019/cm3或以上的杂质浓度并且具有0.5μm或以上的深度；并且
第二N型低杂质浓度区具有在1×1017到5×1017/cm3之间的杂质浓度并且具有0.3μm或以下的深度。
8.根据权利要求2的半导体集成电路装置，其中第一N型高杂质浓度区和第二N型低杂质浓度区在厚度为0.2μm或以上的区域上接触。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103779414A (zh) * 2012-10-18 2014-05-07 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104078463A (zh) * 2010-09-30 2014-10-01 富士通半导体股份有限公司 半导体器件
CN110119178A (zh) * 2018-02-06 2019-08-13 艾普凌科有限公司 基准电压产生装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5324849B2 (ja) * 2008-07-18 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5449942B2 (ja) * 2009-09-24 2014-03-19 セイコーインスツル株式会社 半導体装置およびその製造方法
JP6595872B2 (ja) 2015-02-25 2019-10-23 エイブリック株式会社 半導体集積回路装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52106279A (en) * 1976-03-03 1977-09-06 Oki Electric Ind Co Ltd Manufacture of semiconductor ic
JPH0258274A (ja) * 1988-08-23 1990-02-27 Seiko Epson Corp 半導体装置
JPH03225952A (ja) * 1990-01-31 1991-10-04 Sanyo Electric Co Ltd 半導体集積回路
JP3592734B2 (ja) 1993-06-08 2004-11-24 富士電機デバイステクノロジー株式会社 Ｍｏｓ型電界効果トランジスタおよびその製造方法
KR970013402A (ko) * 1995-08-28 1997-03-29 김광호 플래쉬 메모리장치 및 그 제조방법
JP3270405B2 (ja) * 1998-01-26 2002-04-02 セイコーインスツルメンツ株式会社 半導体装置
JP4398010B2 (ja) * 1999-06-16 2010-01-13 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2002313946A (ja) * 2001-04-12 2002-10-25 Seiko Instruments Inc 半導体装置
JP2002329728A (ja) * 2001-05-02 2002-11-15 Seiko Epson Corp 高耐圧トランジスタ、半導体装置および高耐圧トランジスタの製造方法
JP3719189B2 (ja) * 2001-10-18 2005-11-24 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078463A (zh) * 2010-09-30 2014-10-01 富士通半导体股份有限公司 半导体器件
CN104078463B (zh) * 2010-09-30 2017-04-12 富士通半导体股份有限公司 半导体器件
CN103779414A (zh) * 2012-10-18 2014-05-07 富士电机株式会社 半导体装置及半导体装置的制造方法
CN103779414B (zh) * 2012-10-18 2018-10-26 富士电机株式会社 半导体装置及半导体装置的制造方法
CN110119178A (zh) * 2018-02-06 2019-08-13 艾普凌科有限公司 基准电压产生装置

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