CN100490150C - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置及其制造方法，半导体装置的制造方法包括提供基底，在基底上形成第一栅极结构与第二栅极结构，且两栅极结构之间彼此电性隔离，在基底中的第一栅极结构两侧形成第一双扩散区域，在基底中的第二栅极结构两侧形成第二双扩散区域，在第一双扩散区域中形成第一源极/漏极区域，以及在第二双扩散区域中形成第二源极/漏极区域，其中，第一双扩散区域是作为轻掺杂源极/漏极区域使用。因此，本发明的半导体装置及其制造方法能够将同时制造高电压装置与低电压装置的集成电路制造方法简化，又可减少热载子注入效应的发生，以及在集成电路的制造过程中，可节省至少两次的掩模形成步骤以及离子注入步骤，而大大的减少制造成本。
Description
技术领域
本发明关于一种半导体装置及其制造方法，特别是关于一种同时具有高电压装置与低电压装置的半导体装置及其制造方法。
背景技术
可在高电压下操作的装置在本文中简称为高电压装置，而可在低电压下操作的装置在本文中简称为低电压装置。近年来，许多集成电路(integratedcircuit，IC)中同时包括高电压装置以及低电压装置，例如液晶显示装置(liquidcrystal display，LCD)的驱动器(driver)即属于这种同时具有高电压装置以及低电压装置的集成电路。为了能在较高的电压下操作，LCD驱动器的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管必须承受较高的电压且不至于损坏(breakdown)或发生参数位移(parametric shift)现象。虽然MOS晶体管的击穿电压(breakdown voltage)可由增加栅极氧化物的厚度来提升，但源极与漏极之间的热载子注入(hot carrier injection)效应依然是公知装置中存在的问题，也因此发展出许多特殊的晶体管结构，用以将此热载子注入效应最小化。
双扩散漏极(double diffused drain，DDD)晶体管是一种可在高电压下进行操作的组件，其源极/漏极区域是由两个相互重迭的区域所构成，这两种相互重迭的区域中掺杂有不同浓度的掺杂物。DDD晶体管具有较高的击穿电压以及较佳的静电放电(electrostatic discharge)承受能力。当DDD晶体管在高电压下操作时，可降低热载子注入效应。
传统上，DDD晶体管的制造方法是包含于低电压装置的制造方法中，但此传统制造方法需要使用较多次的掩模(mask)形成步骤以及离子注入步骤，因而增加了制造成本，降低经济效益。
图1显示的是传统晶片100，包括低电压装置102以及高电压装置104，这两种电压装置102与104是形成于相同的半导体基底上，且在同一制造流程中形成。
请参照图1，低电压装置102包括阱区106、漏极108、源极110、栅极氧化物111、多晶硅栅极112、间隔物(spacer)118以及轻掺杂漏极区域(lightlydoped drain，以下简称LDD区域)114与116。间隔物118形成于栅极氧化物111与多晶硅栅极112的侧壁(sidewall)上，LDD区域114由漏极108延伸出，且形成于间隔物118之下。LDD区域116由源极110延伸出，且形成于间隔物118之下。
请继续参照图1，高电压装置104包括阱区120、漏极122、源极124、栅极氧化物125、多晶硅栅极126、间隔物132以及双扩散漏极区域(doublediffused drain，以下简称DDD区域)128与130。间隔物132形成于栅极氧化物125与多晶硅栅极126的侧壁上。与低电压装置102的LDD区域114与116不同的是，DDD区域128是完全围绕漏极122，而DDD区域130完全围绕源极124。由DDD区域128与130的形成，使高电压装置104具有较高的击穿电压。
传统上，LDD区域114与116以及DDD区域128与130是在不同的步骤中形成。例如，请配合参照图1的结构，首先在晶片上形成栅极氧化物111与125以及多晶硅栅极112与126。接着在低电压装置102上形成第一掩模(mask，图中未显示)，用以覆盖低电压装置102，而暴露出高电压装置104。之后，在晶片100上执行离子注入(ion implantation)步骤，并使用第一掩模以遮蔽低电压装置102不受离子注入步骤影响，而在高电压装置104中形成DDD区域128与130。
在形成DDD区域128与130之后，将第一掩模移除，并于高电压装置104上形成第二掩模(图中未显示)，用以覆盖高电压装置104，而暴露出低电压装置102。之后，在晶片100上执行离子注入步骤，并使用第二掩模以遮蔽高电压装置104不受离子注入步骤影响，而在低电压装置102中形成LDD区域114与116。之后移除第二掩模，并使用掩模形成步骤与离子注入步骤，在LDD区域114与116外侧分别形成漏极108与源极110，使漏极108与源极110分别邻接于(adjacent)LDD区域114与116，以及在DDD区域128与130中分别形成漏极122与源极124。
由于一般半导体晶片中常包含P型晶体管与N型晶体管，而P型或N型晶体管又分别具有低电压装置与高电压装置，因此，在制造晶片的过程中，必须分别使用两次的掩模形成步骤以及离子注入步骤，来形成P型低电压装置的LDD区域以及N型低电压装置的LDD区域。同样地，也必须分别使用两次的掩模形成步骤以及离子注入步骤，来形成P型高电压装置的DDD区域以及N型高电压装置的DDD区域。
由于上述传统步骤必须使用多次的掩模形成步骤以及离子注入步骤，因而使制造成本大大增加。另外，利用上述传统步骤所形成的低电压装置与高电压装置，其阈值电压(threshold voltage，Vt)也会不同，而造成组件设计上与制造上的困难，这是由于LDD区域114与116以及DDD区域128与130是分别形成所致。
发明内容
有鉴于此，本发明提供一种半导体装置的制造方法，包括提供基底，在基底上形成第一栅极结构与第二栅极结构，且两栅极结构之间通过一隔离结构彼此电性隔离，在基底中的第一栅极结构两侧形成第一双扩散区域，在基底中的第二栅极结构两侧形成第二双扩散区域，在第一双扩散区域中形成第一源极/漏极区域，以及在第二双扩散区域中形成第二源极/漏极区域，其中，第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界。
如上所述半导体装置的制造方法，其中形成该第一与该第二双扩散区域的步骤，包括同时将离子注入未覆盖有该第一与该第二栅极结构的该基底中。
如上所述半导体装置的制造方法，在形成该第一与该第二源极/漏极区域之前，还包括在该第一与该第二栅极结构的侧壁上分别形成一第一间隔物与一第二间隔物。
本发明提供一种半导体装置，包括基底，第一栅极结构形成于基底上，第二栅极结构形成于基底上，隔离结构形成于基底中，用以将第一栅极结构与第二栅极结构彼此电性隔离，第一双扩散区域形成于第一栅极结构两侧的基底中，第二双扩散区域形成于第二栅极结构两侧的基底中，第一源极/漏极区域形成于第一双扩散区域中，以及第二源极/漏极区域形成于第二双扩散区域中，其中，第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界。
如上所述的半导体装置，其中该第二双扩散区域比该第一双扩散区域宽。
如上所述的半导体装置，其中该第一与该第二源极/漏极区域中所含有的掺杂物浓度，比该第一与该第二双扩散区域高。
如上所述的半导体装置，还包括一第一间隔物与一第二间隔物，分别形成于该第一与该第二栅极结构的侧壁上。
如上所述的半导体装置，其中该第一与该第二双扩散区域的边界分别对准于该第一与该第二栅极结构的侧壁。
如上所述的半导体装置，其中该第一源/漏极区域的边界对准于该第一间隔物的外表面。
如上所述的半导体装置，其中该第二源极/漏极区域的边界与该第二间隔物的外表面相隔一距离。
本发明提供一种半导体装置的制造方法，包括提供基底，在基底上形成第一有源区域以及第二有源区域，在第一有源区域中形成第一栅极结构，其包括第一栅极介电层与第一栅极电极，在第二有源区域中形成第二栅极结构，其包括第二栅极介电层与第二栅极电极，在第一有源区域中的第一栅极结构两侧形成第一双扩散区域，在第二有源区域中的第二栅极结构两侧形成第二双扩散区域，在第一栅极结构两侧形成第一间隔物，在第二栅极结构两侧形成第二间隔物，在第一双扩散区域中形成第一源极/漏极区域，以及在第二双扩散区域中形成第二源极/漏极区域，其中，第一双扩散区域是作为轻掺杂源极/漏极区域使用。
本发明提供一种半导体装置的制造方法，包括：提供基底；在该基底上形成第一栅极结构与第二栅极结构，且该第一与该第二栅极结构之间通过一隔离结构彼此电性隔离；在该基底中的该第一栅极结构两侧形成第一双扩散区域；在该基底中的该第二栅极结构两侧形成第二双扩散区域；在该第一栅极结构的侧壁上与该第二栅极结构的侧壁上分别形成第一间隔物与第二间隔物；在该第一双扩散区域中形成第一源/漏极区域；以及在该第二双扩散区域中形成第二源/漏极区域，其中该第一双扩散区域与该第二双扩散区域的接合深度介于0.5微米至0.7微米之间，第一源/漏极区域与第二源/漏极区域的接合深度介于0.2微米至0.5微米之间。其中，该第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界，该第一源/漏极区域的另一边界对准于该第一间隔物的外表面，该第二源/漏极区域的边界与该第二间隔物的外表面相隔一距离。
本发明还提供一种半导体装置，包括：基底；第一栅极结构，形成于该基底上；第二栅极结构，形成于该基底上；隔离结构，形成于该基底中，用以将该第一栅极结构与该第二栅极结构彼此电性隔离；第一双扩散区域，形成于该第一栅极结构两侧的该基底中；第二双扩散区域，形成于该第二栅极结构两侧的该基底中；第一间隔物与第二间隔物，分别形成于该第一栅极结构与该第二栅极结构的侧壁上；第一源/漏极区域，形成于该第一双扩散区域中；以及第二源/漏极区域，形成于该第二双扩散区域中，其中该第一双扩散区域与该第二双扩散区域的接合深度介于0.5微米至0.7微米之间，第一源/漏极区域与第二源/漏极区域的接合深度介于0.2微米至0.3微米之间。其中，该第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界，该第一源/漏极区域的另一边界对准于该第一间隔物的外表面，该第二源/漏极区域的边界与该第二间隔物的外表面相隔一距离。
因此，根据本发明的半导体装置及其制造方法，能够将同时制造高电压装置与低电压装置的集成电路制造方法简化，又可减少热载子注入效应的发生，以及在集成电路的制造过程中，可节省至少两次的掩模形成步骤以及离子注入步骤，而大大的减少制造成本。
附图说明
图1是根据传统制造方法所形成的半导体装置，所述半导体装置具有低电压装置以及高电压装置。
图2A至2C是根据本发明一实施例所绘示的半导体装置的制造方法剖面图，所述半导体装置具有低电压装置以及高电压装置。
主要组件符号说明：
100、200a、200b、200c～晶片；102、202～低电压装置；104、204～高电压装置；106、120、206、220～阱区；108、122、208、222～漏极；110、124、210、224～源极；111、125～栅极氧化物；112、126～多晶硅栅极；114、116～轻掺杂漏极区域；118、132、218、232～间隔物；128、130、214、216、228、230～双扩散漏极区域；207～第一栅极结构；209～第二栅极结构；211～第一隔离结构；212～第一栅极电极；213～第二隔离结构；215～第一栅极介电层；217～第二栅极介电层；226～第二栅极电极。
具体实施方式
图2A至2C是根据本发明一实施例所显示的集成电路制造流程，使集成电路同时具有低电压装置与高电压装置。在图2A所示的晶片200a中包括第一栅极结构207与第二栅极结构209，其分别形成于半导体基底的第一阱区206与第二阱区220上。
第一栅极结构207包括第一栅极介电层215以及第一栅极电极212。第一栅极介电层215可以包括氧化物、氮化物、氮氧化物或高介电常数材料(high-k dielectric)。第一栅极电极212可以包括多晶硅、金属或金属硅化物。第二栅极结构209包括第二栅极介电层217以及第二栅极电极226。第二栅极介电层217可以包括氧化物、氮化物、氮氧化物或高介电常数材料。第二栅极电极226可以包括多晶硅、金属或金属硅化物。第一与第二栅极结构207与209是由第一与第二隔离结构211与213彼此电性隔离。第一隔离结构211定义(define)出第一有源区域，使低电压装置可在后续的制造方法中形成于其上。第二隔离结构213定义出第二有源区域，使高电压装置可在后续的制造方法中形成于其上。其中，隔离结构211与213可以是硅局部氧化(localoxidation of silicon，LOCOS)隔离结构或浅沟槽隔离结构(shallow trenchisolation，STI)。
图2B显示的是在晶片200b上执行离子注入步骤后所形成的结构。如图2B所示，在执行离子注入步骤之后则同时形成DDD区域214、216、228与230。其中，DDD区域214与216位于第一阱区206之中，并邻接于第一栅极结构207的边缘，而DDD区域228与230则位于第二阱区220之中，并邻接于第二栅极结构209的边缘。在离子注入步骤中，栅极结构207与209可用以保护分别位于其下的阱区206与220免于暴露于环境中而受离子注入所影响。因此，DDD区域214与216的边界基本上会对准第一栅极结构207的侧壁形成，而DDD区域228与230的边界基本上也会对准第二栅极结构209的侧壁形成。
请参照图2C，在形成图2B中的DDD区域之后，接着形成间隔物218与232、源极210与224以及漏极208与222。如图2C所示的晶片200c，于第一栅极结构207的侧壁上形成间隔物218，并于第二栅极结构209的侧壁上形成间隔物232。接着，由掩模形成步骤以及离子注入步骤，将漏极208与源极210分别形成于DDD区域214与216中，以及将漏极222与源极224分别形成于DDD区域228与230中。此时，第一栅极结构207、漏极208、源极210以及DDD区域214与216共同构成低电压装置202，而第二栅极结构209、漏极222、源极224以及DDD区域228与230则共同构成高电压装置204。
在图2C所示的实施例中，DDD区域214与216分别完全围绕漏极208与源极210，而DDD区域228与230则分别完全围绕漏极222与源极224。在0.5微米(micron，um)的制造方法技术中，源极210与224以及漏极208与222的接合深度(junction depth)大约介于0.2至0.3微米之间，而DDD区域214、216、228与230的接合深度则大约介于0.5至0.7微米之间。DDD区域228与230的宽度较DDD区域214与216为宽，这有利于减少高电压装置204中，存在于漏极222与源极224之间的热载子注入效应。漏极208与源极210中所含有的掺杂物浓度比DDD区域214与216高，而漏极222与源极224中所含有的掺杂物浓度比DDD区域228与230高。漏极208与源极210的边界基本上会对准间隔物218的外表面而形成，然而在高电压装置204中的情形并非如此。在高电压装置204中，漏极222与源极224的边界与间隔物232的外表面之间并非紧邻，而是相隔一距离，如图2C所示。
本发明的优点之一，在于将同时制造高电压装置与低电压装置的集成电路制造方法简化。
本发明的另一优点，请参照图2C，在于低电压装置202的DDD区域214与216的功能，与传统晶体管装置中LDD区域的功能相同，但可用以减少热载子注入效应的发生。
本发明的另一优点，请参照图2C的实施例，在于低电压装置202与高电压装置204会具有类似的阈值电压(threshold voltage，Vt)，甚至相同的阈值电压，这是由于低电压装置202与高电压装置204都使用相似的DDD区域，因此，有助于避免低电压装置202与高电压装置204的阈值电压值之间的差异过大，而造成组件设计上与制造上的困难。低电压装置202与高电压装置204中DDD区域的不同之处，在于高电压装置204具有较大的DDD区域，以减少热载子注入效应的发生，然而低电压装置202的DDD区域214与216亦具有减少热载子注入效应发生的效果。
本发明的另一优点，在于可节省制造方法中至少两次的掩模形成步骤以及离子注入步骤，而大大的减少制造成本。原因说明如下。
请参照图1，LDD区域114与116、DDD区域128与130以及源/漏极124与122共需要三次的掩模形成步骤以及离子注入步骤才得以形成。请继续参照图2C，在本发明的一实施例中，由于低电压装置202的DDD区域214与216以及高电压装置204的DDD区域228与230，是在同一道制造流程中形成，并以自对准方式(self-align)形成，即仅需一次的掩模形成步骤以及离子注入步骤来形成源/漏极224与222，因此比传统制造方法节省两次的掩模形成步骤以及离子注入步骤。
另外，由于一般半导体晶片中常包含P型晶体管与N型晶体管，且P型或N型晶体管又分别具有低电压装置与高电压装置，因此，在传统制造晶片的过程中，必须分别使用两次的掩模形成步骤以及离子注入步骤，来形成P型低电压装置的LDD区域以及N型低电压装置的LDD区域。同样地，也必须分别使用两次的掩模形成步骤以及离子注入步骤，来形成P型高电压装置的DDD区域以及N型高电压装置的DDD区域。由于本发明的一实施例是同时形成高电压装置与低电压装置的DDD区域，而无须形成LDD区域，因此，在集成电路的制造过程中，可节省至少两次的掩模形成步骤以及离子注入步骤，而大大的减少制造成本。
Claims (6)
1.一种半导体装置的制造方法，包括：
提供基底；
在该基底上形成第一栅极结构与第二栅极结构，且该第一与该第二栅极结构之间通过一隔离结构彼此电性隔离；
在该基底中的该第一栅极结构两侧形成第一双扩散区域；
在该基底中的该第二栅极结构两侧形成第二双扩散区域；
在该第一栅极结构的侧壁上与该第二栅极结构的侧壁上分别形成第一间隔物与第二间隔物；
在该第一双扩散区域中形成第一源/漏极区域；以及
在该第二双扩散区域中形成第二源/漏极区域，其中该第一双扩散区域与该第二双扩散区域的接合深度介于0.5微米至0.7微米之间，第一源/漏极区域与第二源/漏极区域的接合深度介于0.2微米至0.3微米之间；
其中，该第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界，该第一源/漏极区域的另一边界对准于该第一间隔物的外表面，该第二源/漏极区域的边界与该第二间隔物的外表面相隔一距离。
2.如权利要求1所述半导体装置的制造方法，其中形成该第一与该第二双扩散区域的步骤，包括同时将离子注入未覆盖有该第一与该第二栅极结构的该基底中。
3.一种半导体装置，包括：
基底；
第一栅极结构，形成于该基底上；
第二栅极结构，形成于该基底上；
隔离结构，形成于该基底中，用以将该第一栅极结构与该第二栅极结构彼此电性隔离；
第一双扩散区域，形成于该第一栅极结构两侧的该基底中；
第二双扩散区域，形成于该第二栅极结构两侧的该基底中；
第一间隔物与第二间隔物，分别形成于该第一栅极结构与该第二栅极结构的侧壁上；
第一源/漏极区域，形成于该第一双扩散区域中；以及
第二源/漏极区域，形成于该第二双扩散区域中，其中该第一双扩散区域与该第二双扩散区域的接合深度介于0.5微米至0.7微米之间，第一源/漏极区域与第二源/漏极区域深的接合深度介于0.2微米至0.3微米之间；
其中，该第一双扩散区域及该第一源/漏极区域的一边界对准于该隔离结构的一边界，该第一源/漏极区域的另一边界对准于该第一间隔物的外表面，该第二源/漏极区域的边界与该第二间隔物的外表面相隔一距离。
4.如权利要求3所述的半导体装置，其中该第二双扩散区域比该第一双扩散区域宽。
5.如权利要求3所述的半导体装置，其中该第一与该第二源极/漏极区域中所含有的掺杂物浓度，比该第一与该第二双扩散区域高。
6.如权利要求3所述的半导体装置，其中该第一双扩散区域的另一边界与该第二双扩散区域的边界分别对准于该第一与该第二栅极结构的侧壁。
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