KR100325447B1 - 바이폴라접합트랜지스터의제조방법 - Google Patents

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Abstract

본 원에서는 SOl웨이퍼(silicon on insulator wafer)에서의 측면 바이폴라 접합 트랜지스터(lateral bipolar junction tranisistor)의 제조 방법을 개시한다. 이 방법은 웨이퍼 상의 SOI막 상부에 질화막을 형성한 후, 베이스가 형성될 위치에 대응하는 질화막의 부분에 홀을 형성하고, 그 홀의 양 측벽부에 측벽 산화막을 형성한다. 그후, 홀의 바닥부, SOI막의 표면부 및 측벽 산화막의 표면에 폴리실리콘을 형성한 다음, 식각 및 이온주입에 의해 베이스를 형성하고, SOI막의 표면부 및 측벽 산화막의 표면에 폴리실리콘을 형성한 다음, 식각 주입에 의해 베이스를 형성하고, SOI막에 이온을 주입하여 이미터 및 컬렉터를 형성한다.

Description

바이폴라 접합 트랜지스터의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 SOI웨이퍼(silicon on insulator wafer)에서의 측면 바이폴라 접합 트랜지스터(lateral bipolar junction transistor)의 제조 방법에 관한 것이다.
일반적으로, 바이폴라 접합 트랜지스터는 두 개의 pn 접합을 매우 근접하여 지니고 있는 전자 소자를 말하는 것이다. 이러한 소자는 이미터, 베이스 및 컬렉터로 이루어진 세개의 소자 영역을 갖는다. 특히 Bi-CMOS에서 사용되는 이러한 바이폴라 접합 트랜지스터는 고집적화되면서 고속, 저전력 등의 장점이 있어 SOI 웨이퍼상에서 제조하는 추세가 급증하고 있다.
이러한 바이폴라 접합 트랜지스터를 제조하기 위하여는 세 개의 소자 영역들을 별개의 공정에서 각각 형성하여야 하며, 각각의 영역을 형성할 때마다 포토마스크 공정이 수반되어야 하므로, 제조 공정이 매우 복잡하다는 문제점이 있었다. 또한, 베이스의 폭이 지나치게 커서 기생 접합캐패시턴스가 증가하는 등 양호한 특성의 바이폴라 접합 트랜지스터를 제조할 수 없다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기의 문제점들을 극복하기 위하여 안출된 것으로 제조공정이 비교적 간단하고, 베이스의 폭을 용이하게 조절할 수 있고, 또한 양호한 특성을 갖는 바이폴라 접합 트랜지스터의 제조 방법을 제공하는 데에 있다.
상기의 목적 및 다른 목적들을 달성하기 위하여, 본 발명은, 반도체기판상의 산화막상에 SOI(silicon on insulator)막을 형성하고 그 상부에 질화막을 형성하고 이의 형태로 식각을 실시하여 SOI막의 소정부분이 노출되도록 홀을 형성하는 단계; 상기 감광막 패턴을 제거한 상기 홀의 측벽부에 측벽 산화막을 형성하는 단계; 상기의 홀의 바닥부, 측벽 산화막 및 질화막의 전면에 베이스 폴리실리콘을 적층하는 단계; 상기 베이스 폴리실리콘에 p+이온을 도우핑한 후 어닐처리하는 단계; 상기 측벽산화막의 양쪽 내측벽부로부터 소정 거리만큼 외향하게 떨어진 지점까지의 영역에 수직하게 일치하는 상기 폴리실리콘의 상부 영역부분에 감광막이 도포되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 형태로 SOI막이 노출되도록 베이스 폴리실리콘을 선택적으로 식각베이스를 형성하는 단계; 상기 베이스에 의해 덮여져 있는 부분을 제외한 SOI막의 부분에 n+이온을 주입하여 이미터 및 컬렐터를 형성하는 단계; 감광막 패턴을 제거하는 단계; 및 결과되는 반도체 기판을 어닐처리하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법을 제공한다.
상기 본 발명의 바이폴라 접합 트랜지스터의 제조 방법에 있어서, 상기 질화막의 두께는 500 ∼ 1500Å인 것이 바람직하다.
또한, 상기 양측의 측벽 산화막간의 거리는 0.2∼ 0.5㎛인 것이 바람직 하다.
그리고, 상기 이미터에 가까이 있는 측벽 산화막의 내측 표면부로 부터, 이미터와 접하는 베이스 측벽부까지의 거리는 0.2 ∼ 0.5 ㎛ 인 것이 바람직하다.
끝으로, 상기 컬렉터에 가까이 있는 측벽 산화막의 내측 표면부로부터 컬렉터와 접하는 베이스 측벽부 표면까지의 거리는 0.5 ∼ 1.0 ㎛인 것이 바람직하다.
본 발명에 의하면, 질화막에 홀을 형성하고 그 홀의 측벽부에 측벽 산화막을 형성시킴으로써, 결과되는 베이스의 폭을 이미터와 컬렉터간의 펀치-스루우 한계(punch-through limit) 까지 작게 형성시킬 수 있으므로 감소된 기생 접합 캐패시턴스를 갖는 것과 같이 바이폴라 접합 트랜지스터의 특성을 더욱 더 양호하게 할 수 있다. 또한, 비교적 간단한 방법으로 바이폴라 접합 트랜지스터를 제조할 수있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명하기로 한다.
제 1 도(가) 내지 (라) 는 본 발명의 바람직한 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 공정순서적으로 설명하기 위한 반도체 소자의 요부 단면도이다.
우선, 제 1 도(가)에서 도시된 바와같이, 반도체 기판(10)상에 산화막(12)을 형성하고, 그 상부에 n-도우핑 SOI막(14)을 적층한다.
그런다음, SOI막(14)의 상부에 질화막을 형성하고 베이스가 형성될 위치가 노출되도록 소정의 감광막 패턴(미도시)을 형성한 후, 이의 형태로 SOI막(14)의 부분이 노출되도록 식각을 실시하여 질화막(15)에 홀(16)을 형성한다.
그리고나서, 제 1 도(나)에서 도시된 바와같이, 홀(16)의 측벽부에 측벽 산화막(18) 및 (18A)를 형성한다. 이때, 측벽 산화막(18)의 내측 표면과 (18A)의 내측표면사이의 거리(C)는 0.2∼ 0.5㎛ 인 것이 바람직하다.
그런다음, 제 1 도(다)에서 도시된 바와같이, 홀(16)의 바닥부, 측벽 산화막(18)(18A) 및 질화막(15)의 전면에 베이스 폴리실리콘(20)을 적충하고 베이스 폴리실리콘(20)에 p+이온을 도우핑한후, 어닐처리한다. 이어서, 측벽 산화막(18)(18A)의 양측 내측벽부로부터 소정 거리만큼 외향하게 떨어진 지점까지의 영역에 수직하게 일치하는 폴리실리콘(20)의 상부 영역 부분, 즉 베이스로서 사용될 부분이 가리워지도록 감광막 패턴(22)을 형성한다. 이때, 제 1 도(다)에서 나타난 (A)의 길이는 0.2∼ 0.5㎛ 이고, (B)의 길이는 0.5∼ 1.0 ㎛인 것이 바람직하다. 다음에, 감광막 패턴(22)의 형태로 SOI막(14)이 노출되도록 식각을 실시하여 베이스를 형성한다.
그후, 제 1 도(라)에서 도시된 바와같이, 베이스(24)를 형성한 후, 베이스(24)에 의해 덮여진 SOI막(14)의 부분을 제외한 SOI막(14)의 나머지 부분에 n+이온을 주입하여 이미터(26) 및 컬렉터(28)를 형성한 후 감광막 패턴(22)를 제거한다. 그런다음, 결과되는 반도체 기판을 어닐처리한다.
이상에서와 같이, 본 실시예에 의하면, SOI막의 상부에 질화막을 형성한 후, 그 질화막의 베이스에 대응하는 위치에 홀을 형성하고 그 홀의 측벽부에 산화막을 형성한 후, 공정을 진행함으로써, 결과되는 베이스의 폭을 이미터와 컬렉터간의 펀치-스루우 한계까지 작게 형성시킬 수 있다.
따라서 기생 접합 캐패시턴스가 감쇠되고 베이스의 폭을 용이한 방식으로 조절할 수 있다. 또한, 본 실시예의 방법은 공정이 비교적 단순하다.
또한, 본 발명은 상기의 실시예에 한정되는 것은 아니다. 예를들면, 상기 실시예에서는 npn 바이폴라 접합 트랜지스터를 제조하는 경우를 설명하였지만, 이온주입 불순물만 바꾸어주면 되므로 pnp 바이폴라 접합 트랜지스터의 제조에도 본 발명이 적용될 수 있음은 물론이다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제 1도(가) 내지 (라)는 본 발명의 바람직한 실시예에 따라 바이폴라 접합 트랜지스터의 제조 방법을 고정 순서적으로 설명하기 위한 반도체 소자의 요부 단면도 이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 산화막
14 : SOI막 15 : 질화막
16 : 홀 18, (18A) : 측벽 산화막
20 : 베이스 폴리실리콘 22 : 감광막 패턴
24 : 베이스 26 : 이미터
28 : 컬렐터

Claims (6)

  1. 반도체 기판상의 산화막상에 SOI막을 형성하고 그 상부에 질화막을 형성하는 단계; 상기 질화막상에 감광막 패턴을 형성하고 이의 형태로 식각을 실시하여 SOI막의 소정 부분이 노출되도록 홀을 형성하는 단계; 상기 감광막 패턴을 제거한 상기 홀의 측벽 산화막 및 질화막의 전면에 베이스 폴리실리콘을 적층하는 단계; 상기 베이스 폴리실리콘에 p+이온을 도우핑한 후 어닐처리하여 이미터와 컬렉터를 형성하는 단계; 상기 측벽산화막의 양쪽 내측벽부로부터 소정 거리만큼 외향하게 떨어진 지점 까지의 영역에 수직하게 일치하는 상기 폴리실리콘의 상부 영역 부분에 감광막이 도포되도록 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 형태로 SOI막이 노출되도록 베이스 폴리실리콘을 선택적으로 식각하여 베이스를 형성하는 단계; 감광막 패턴을 제거하는 단계; 및 결과되는 반도체 기판을 어닐처리하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 질화막의 두께는 50 ∼ 1,500Å인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 양측의 측벽 산화막 간의 거리가 0.2 ∼ 0.5 ㎛인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 상기 이미터에 가까이 있는 측벽 산화막의 내측 표면부로 부터, 이미터와 접하는 베이스 측벽부 표면까지의 거리는 0.2 ∼ 0.5 ㎛인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 컬렉터에 가까이 있는 측벽산화막의 내측 표면부로 부터, 컬렉터와 접하는 베이스 측벽부 표면까지의 거리는 0.5 ∼ 1.0㎛인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서, 상기 N-, N+접합에 컬렉터와 이미터를 가지고, P+, P-접합에 베이스를 가진 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
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