JPS5840345B2 - サイリスタ - Google Patents
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- JPS5840345B2 JPS5840345B2 JP51032393A JP3239376A JPS5840345B2 JP S5840345 B2 JPS5840345 B2 JP S5840345B2 JP 51032393 A JP51032393 A JP 51032393A JP 3239376 A JP3239376 A JP 3239376A JP S5840345 B2 JPS5840345 B2 JP S5840345B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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Description
【発明の詳細な説明】
本発明は半導体本体の第１及び第２対向主表面間に交互
に導電型が異なる少くとも４個の順次の領域、即ち前記
半導体本体の第１及び第２主表面とそれぞれ隣接する１
導電型の第１及び第２半導体領域と、前記第１及び第２
領域とそれぞれ第１及び第２ｐｎ接合を形威し、前記第
１及び第２領域を分離する反対導電型の第３内部層領域
と、前記第１主表面と隣接する前記第１領域内に設けら
れ、前記第１領域と第３ｐｎ接合を形成する反対導電型
の第４表面領域とを具え、 前記第１主表面には内部に絶縁材料を具える第１環状条
溝を設け、 前記第１領域は側面で前記環状条溝と境を接しさせて前
記第１ｐｎ接合を前記絶縁材料で不活性化された前記第
１環状条溝で終端させ、 前記第３領域と側面で境を接すると共に前記第２領域と
融合するｌ導電型の追加の領域を前記第２接合が前記第
１主表面まで延長するように設けたサイリスタに関する
ものである。
に導電型が異なる少くとも４個の順次の領域、即ち前記
半導体本体の第１及び第２主表面とそれぞれ隣接する１
導電型の第１及び第２半導体領域と、前記第１及び第２
領域とそれぞれ第１及び第２ｐｎ接合を形威し、前記第
１及び第２領域を分離する反対導電型の第３内部層領域
と、前記第１主表面と隣接する前記第１領域内に設けら
れ、前記第１領域と第３ｐｎ接合を形成する反対導電型
の第４表面領域とを具え、 前記第１主表面には内部に絶縁材料を具える第１環状条
溝を設け、 前記第１領域は側面で前記環状条溝と境を接しさせて前
記第１ｐｎ接合を前記絶縁材料で不活性化された前記第
１環状条溝で終端させ、 前記第３領域と側面で境を接すると共に前記第２領域と
融合するｌ導電型の追加の領域を前記第２接合が前記第
１主表面まで延長するように設けたサイリスタに関する
ものである。
斯種サイリスクは英国特許第１３１４２６７号明細書に
記載されている。
記載されている。
種々の構成配置の領域及び電極を有する種々のサイリス
クが既知である。
クが既知である。
現在製造されているサイリスクの大部分は、第４及び第
２電極に主電極をそれぞれ第１及び第２主表面にて設け
、第１領域にゲート導電を第１主表面にて設けた単方向
ゲート制御装置であり、この場合には第１接合が主電極
間の順方向電圧を装置が適正な信号で導通モードにスイ
ッチされるまで駆虫し、第２接合が主電極間の尖頭逆電
圧を阻止する。
２電極に主電極をそれぞれ第１及び第２主表面にて設け
、第１領域にゲート導電を第１主表面にて設けた単方向
ゲート制御装置であり、この場合には第１接合が主電極
間の順方向電圧を装置が適正な信号で導通モードにスイ
ッチされるまで駆虫し、第２接合が主電極間の尖頭逆電
圧を阻止する。
ゲート電極を省略することによりゲート信号ではなく第
１接合の電子なだれ効果でスイッチされる別の形のサイ
リスクを形成することができる。
１接合の電子なだれ効果でスイッチされる別の形のサイ
リスクを形成することができる。
更に他の形のサイリスクとしては２方向ゲート制御サイ
リスクとしてトライアックがある。
リスクとしてトライアックがある。
トライアックは第２領域内に反対導電型の第５表面領域
を有し、この領域を第２領域と接触する主電極と第２主
表面で接触させる。
を有し、この領域を第２領域と接触する主電極と第２主
表面で接触させる。
近年、共通半導体ウェファから高電圧を阻止し得る複数
個のサイリスクを製造する試みが活発に行われている。
個のサイリスクを製造する試みが活発に行われている。
特に、前記第１ｐｎ接合を半導体本体の第１主表面に食
刻した第１条溝内の不活性絶縁材料で終端させ、前記第
２接合を第２主表面に食刻した第２条溝内の不活性化絶
縁材料で終端させることが提案されている（例えば米国
特許第３８２１７８２号及び英国特許第１２９４１８４
号明細書参照）。
刻した第１条溝内の不活性絶縁材料で終端させ、前記第
２接合を第２主表面に食刻した第２条溝内の不活性化絶
縁材料で終端させることが提案されている（例えば米国
特許第３８２１７８２号及び英国特許第１２９４１８４
号明細書参照）。
英国特許第１３１４２６７号明細書には前記追加の領域
を用いて前記第２領域を前記第１主表面まで延長して前
記第２ｐｎ接合を前記第１主表面で終端させるのが有利
である旨述べられている。
を用いて前記第２領域を前記第１主表面まで延長して前
記第２ｐｎ接合を前記第１主表面で終端させるのが有利
である旨述べられている。
しかし、本願発明者等は、第１及び第２ｐｎ接合を両方
とも前記第１主表面内の同一の条溝で終端させることは
斯る大量生産サイリスクのｍｍ接合の確実に達威し得る
最大降服電圧を著しく制限することを確めた。
とも前記第１主表面内の同一の条溝で終端させることは
斯る大量生産サイリスクのｍｍ接合の確実に達威し得る
最大降服電圧を著しく制限することを確めた。
実際上、半導体と条溝内の絶縁材料との間には不完全な
界面が存在する。
界面が存在する。
第１及び第２接合は同一の条溝で終端するため同一の絶
縁材料／半導体界面が装置が主電極間で順方向にバイア
スされたときは第１阻屯接合部に形成される空乏層で、
装置が主電極間で逆方向にバイアスされたときは第２阻
橿接合部に形成される空乏層で共に掃引される。
縁材料／半導体界面が装置が主電極間で順方向にバイア
スされたときは第１阻屯接合部に形成される空乏層で、
装置が主電極間で逆方向にバイアスされたときは第２阻
橿接合部に形成される空乏層で共に掃引される。
本願発明者等は、これにより第１及び第２接合が例えば
少くとも９００ボルトの高圧で短絡してしまうことを確
めた。
少くとも９００ボルトの高圧で短絡してしまうことを確
めた。
この短絡は両空乏層で掃引される絶縁材料／半導体界面
と隣接してｐ導電型チャンネルが形成されるためと思わ
れる。
と隣接してｐ導電型チャンネルが形成されるためと思わ
れる。
更に高い電圧阻ＩＥ特性を有する装置を得るためには前
記第３内部層領域に対し高い固有抵抗が必要とされる。
記第３内部層領域に対し高い固有抵抗が必要とされる。
しかし、その固有抵抗を高くすれはするほど、絶縁材料
／半導体界面に隣接してｐ導電型チャンネルが発生し易
くなる。
／半導体界面に隣接してｐ導電型チャンネルが発生し易
くなる。
更に、この界面の電荷状態が不安定であるために接合を
横切るリーク電流が電圧印加の下で、特に高温度（例え
ば１２５℃）でゆっくり増太し、この不安定性も高い固
有抵抗の場合に更に悪化する。
横切るリーク電流が電圧印加の下で、特に高温度（例え
ば１２５℃）でゆっくり増太し、この不安定性も高い固
有抵抗の場合に更に悪化する。
本発明は冒頭に記した種類のサイリスクにおいて、内部
に不活性化絶縁材料を有する第２環伏条溝を半導体本体
の第１主表面内に、前記第１環状条溝を囲むように設け
、前記第２ｐｎ接合を前記絶縁材料で不活性化された第
２条溝で終端させ、且つ反対導電型の高濃度表面領域を
前記第１及び第２条溝間の半導体表面部に設けて、前記
第１及び第２条溝で終端する前記第１及び第２ｐｎ接合
の終端間に、これら終端から離間して位置するチャンネ
ルストッパを形成したことを特徴とする。
に不活性化絶縁材料を有する第２環伏条溝を半導体本体
の第１主表面内に、前記第１環状条溝を囲むように設け
、前記第２ｐｎ接合を前記絶縁材料で不活性化された第
２条溝で終端させ、且つ反対導電型の高濃度表面領域を
前記第１及び第２条溝間の半導体表面部に設けて、前記
第１及び第２条溝で終端する前記第１及び第２ｐｎ接合
の終端間に、これら終端から離間して位置するチャンネ
ルストッパを形成したことを特徴とする。
本発明による２重条溝−チャンネルストッパ構造を用い
ると、前記第１及び第２接合を半導体の同一主表面と隣
接して不活性化及び終端する利点を維持しながら共通の
半導体ウェファから１０００ボルトを著しく越える電圧
を駆虫し得る複数個のサイリスクを製造することができ
る。
ると、前記第１及び第２接合を半導体の同一主表面と隣
接して不活性化及び終端する利点を維持しながら共通の
半導体ウェファから１０００ボルトを著しく越える電圧
を駆虫し得る複数個のサイリスクを製造することができ
る。
少くとも１５００ボルトの駆虫電圧特性を達成すること
ができる。
ができる。
第３領域に対して高い固有抵抗（例えば約５Ｑ、Ｑ−ｃ
ｍ以上）を用いることができる。
ｍ以上）を用いることができる。
更に、必要に応じチャンネルストッパ領域、前記追加の
領域及び第１領域に条溝内の絶縁材料の一部分上まで延
在するフィールドＩＪ ＩＪ−フ電極を設けて、例えば
少くとも２０００ボルトの高電圧でも動作し得るように
することが容易にできる。
領域及び第１領域に条溝内の絶縁材料の一部分上まで延
在するフィールドＩＪ ＩＪ−フ電極を設けて、例えば
少くとも２０００ボルトの高電圧でも動作し得るように
することが容易にできる。
チャンネルストッパ及びフィールドリリーフ電極自体は
バイポーラトランジスタ技術の分野において公知である
。
バイポーラトランジスタ技術の分野において公知である
。
しかし、従来のチャンネルストッパ領域及びフィールド
ＩＪ ＩＪ−フ電極の使用は、前述の２個の高圧阻屯接
合の空乏層が順及び逆バイアス状態の下で同一の絶縁材
料／半導体界面を掃引する問題に関するものでなく、ま
たこれら阻県接合が半導体表面内の条溝で終端する問題
に関するものでもない。
ＩＪ ＩＪ−フ電極の使用は、前述の２個の高圧阻屯接
合の空乏層が順及び逆バイアス状態の下で同一の絶縁材
料／半導体界面を掃引する問題に関するものでなく、ま
たこれら阻県接合が半導体表面内の条溝で終端する問題
に関するものでもない。
本発明装置においては、第１阻已接合部に形成される空
乏層（順方向バイアスのとき）は第１条溝内の絶縁材料
／半導体界面を掃引し、第２阻止接合部に形成される空
乏層（逆方向バイアスのとき）は第２条溝内の絶縁材料
／半導体界面を掃引する。
乏層（順方向バイアスのとき）は第１条溝内の絶縁材料
／半導体界面を掃引し、第２阻止接合部に形成される空
乏層（逆方向バイアスのとき）は第２条溝内の絶縁材料
／半導体界面を掃引する。
更に、第１及び第２条溝間にチャンネルストッパ領域を
設けるので、装置の製造がチャンネルストッパ領域を第
１及び第２接合に対する共通の条溝の底部に設けようと
する場合よりも簡単である（後者の場合、斯る条溝は代
表的には５０ミクロン以上の深さとするため、写真平板
技術等において種々の問題がある）。
設けるので、装置の製造がチャンネルストッパ領域を第
１及び第２接合に対する共通の条溝の底部に設けようと
する場合よりも簡単である（後者の場合、斯る条溝は代
表的には５０ミクロン以上の深さとするため、写真平板
技術等において種々の問題がある）。
図面につき本発明を説明する。
第１図の装置は半導体本体１０の第１及び第２対同主表
面１１及び１２間に設けられた交互に導電型が異なる４
個の順次の領域４，１．３及び２を具えるゲート制御サ
イリスクである。
面１１及び１２間に設けられた交互に導電型が異なる４
個の順次の領域４，１．３及び２を具えるゲート制御サ
イリスクである。
これら、を個の領域は第１及び第２主表面とそれぞれ隣
接するｐ導電型の第１及び第２表面領域１及び２と、第
１及び第２領域１及び２を分離する第３内部層領域３と
、第１領域１内に設けられた第１表面と隣接する第４表
面領域４である。
接するｐ導電型の第１及び第２表面領域１及び２と、第
１及び第２領域１及び２を分離する第３内部層領域３と
、第１領域１内に設けられた第１表面と隣接する第４表
面領域４である。
第３領域３はｎ導電型で、第１及び第２領域１及び２と
それぞれ第１及び第２ｐｎ接合２１及び２２を形成する
。
それぞれ第１及び第２ｐｎ接合２１及び２２を形成する
。
領域４もｎ導電型で第１領域１と第３ｐｎ接合２３を形
成する。
成する。
本例の装置では、領域１及び３をそれぞれｐ型及びｎ型
ベースとし、領域４及び２をｎ型及びｐ型エミッタとし
、これら領域にそれぞれ主電極３１及び３２（カソード
及びアノード）を設ける。
ベースとし、領域４及び２をｎ型及びｐ型エミッタとし
、これら領域にそれぞれ主電極３１及び３２（カソード
及びアノード）を設ける。
ｎ型ベース１にはゲート電極３０を設ける。
カソード及びゲート電極３１及び３０は領域４及び１と
、本体１０の主表面１１に存在する絶縁層４０にあけた
窓内で接触する金属層とする。
、本体１０の主表面１１に存在する絶縁層４０にあけた
窓内で接触する金属層とする。
本体１０の第２主表面全体を金属化して電極３２を形成
する。
する。
通常の如く、第１接合２１は主電極３１及び３２間の順
方向電圧を、装置がゲート電極３０上の適正な信号で導
通状態にスイッチされるまで阻止する働きをする。
方向電圧を、装置がゲート電極３０上の適正な信号で導
通状態にスイッチされるまで阻止する働きをする。
第２接合２２は主電極３１及び３２間に印加される尖頭
逆電圧に耐える必要がある。
逆電圧に耐える必要がある。
第１及び第２環状条溝４１及び４２を本体１０の第１主
表面に設け、これら条溝内に不活性化絶縁材料４３を設
ける。
表面に設け、これら条溝内に不活性化絶縁材料４３を設
ける。
第２条溝４２を第１条溝４１の囲りに延在させる。
第１領域１を側面で第１条溝４１により囲み、順方向阻
止接合２１を絶縁材料４３で不活性化された第１条溝４
１の内周縁で終端させる。
止接合２１を絶縁材料４３で不活性化された第１条溝４
１の内周縁で終端させる。
別のｐ型領域６によりｎ型ベース領域３を側面から囲み
、この領域をｐ壁領域２と融合させてｐ壁領域２を主表
面１１まで延在させ、逆方向阻止接合２２を絶縁材料４
３で不活性化された第２条溝４２の外周縁で終端させる
。
、この領域をｐ壁領域２と融合させてｐ壁領域２を主表
面１１まで延在させ、逆方向阻止接合２２を絶縁材料４
３で不活性化された第２条溝４２の外周縁で終端させる
。
第３領域３（ｎ型）と同一導電型の高不純物濃度表面領
域７を第３領域３内の第１及び第２条溝４１及び４２間
の表面に設けて、第１及び第２条溝４１及び４２で終端
する第１及び第２阻屯接合２１及び２２の終端間に、こ
れら終端から離間して位置するチャンネルストッパを形
成する。
域７を第３領域３内の第１及び第２条溝４１及び４２間
の表面に設けて、第１及び第２条溝４１及び４２で終端
する第１及び第２阻屯接合２１及び２２の終端間に、こ
れら終端から離間して位置するチャンネルストッパを形
成する。
本願発明者等は、斯るサイリスクとして少くととも１５
００ボルトの電極３１及び３２間電圧を阻止し得るもの
を製造した。
００ボルトの電極３１及び３２間電圧を阻止し得るもの
を製造した。
その代表的な数値例では、ｎ型ベース領域３の固有抵抗
を６０Ｑ−α、領域１及び２のアクセプタ不純表面濃度
を５×１０１９原子／ｃｃ、領域４及び７のドナー不純
物表面濃度を１０２１原子／ｃｃ、ウェファ本体１０の
厚さを３５０ミクロン、条溝４１及び４２の深さ及び幅
をそれぞれ７０ミクロン及び２５０ミクロン、条溝４１
及び４２間の間隔を１００ミクロンとした。
を６０Ｑ−α、領域１及び２のアクセプタ不純表面濃度
を５×１０１９原子／ｃｃ、領域４及び７のドナー不純
物表面濃度を１０２１原子／ｃｃ、ウェファ本体１０の
厚さを３５０ミクロン、条溝４１及び４２の深さ及び幅
をそれぞれ７０ミクロン及び２５０ミクロン、条溝４１
及び４２間の間隔を１００ミクロンとした。
第１条溝４１で囲まれる区域は所要の装置の幾可学構造
及び寸法により決める。
及び寸法により決める。
斯る有利な電圧阻止特性を有するこれらのサイリスクは
、例として第２〜第５図について以下に説明するように
、共通半導体ウェファから大量生産することができる。
、例として第２〜第５図について以下に説明するように
、共通半導体ウェファから大量生産することができる。
第２〜第５図において装置の対応する部分は第１図と同
一の符号で示す。
一の符号で示す。
殆んどの処理技術は既知であるため（上述の英国特許及
び米国特許明細書参照）、その概略について説明する。
び米国特許明細書参照）、その概略について説明する。
出発材料は、領域３について述べたと同一の固有抵抗と
、本体１０の所望の厚さで決定された厚さと、数個の本
体１０に分割して数個のサイリスタを製造するに充分な
主表面積を有する多結晶シリコンウェファ５０とする。
、本体１０の所望の厚さで決定された厚さと、数個の本
体１０に分割して数個のサイリスタを製造するに充分な
主表面積を有する多結晶シリコンウェファ５０とする。
第２図は１個のサイリスクを形成すべきウェファ部分の
みを示す。
みを示す。
同様のサイリスクをウェファ５０の隣接部分に同時に形
成すること勿論である。
成すること勿論である。
一般に１バツチのウェファ５０を同時に処理する。
アクセプタ不純物をウェファ５０の一方又は両方の主表
面１１及び１２内に格子パターン５６に選択的に拡散し
てサイリスタ本体１０の全周を囲む領域６を形成する。
面１１及び１２内に格子パターン５６に選択的に拡散し
てサイリスタ本体１０の全周を囲む領域６を形成する。
これは既知のように表面１１及び／又は１２をその上に
形成した例えば窒化珪素のマスク層パターンで拡散に対
し選択的にマスクすることにより行うことができる。
形成した例えば窒化珪素のマスク層パターンで拡散に対
し選択的にマスクすることにより行うことができる。
しかし、格子パターン拡散は半導体表面上に形成したア
ルミニウム格子パターンからの拡散によって行うことも
できる（斯るアルミニウム拡散は本願人に係る同日出願
の特願昭５１−３０９０９号（特開昭５１− 号）
に記載されている。
ルミニウム格子パターンからの拡散によって行うことも
できる（斯るアルミニウム拡散は本願人に係る同日出願
の特願昭５１−３０９０９号（特開昭５１− 号）
に記載されている。
）。第２図は両生表面１１及び１２から拡散した格子パ
ターン５６の一例を示す。
ターン５６の一例を示す。
主表面１１及び１２は、このｐ型格子パターンの拡散後
に再び露出させ、次いで例えば熱成長酸化珪素の環状マ
スク層パターン５７ａ、５７ｂ。
に再び露出させ、次いで例えば熱成長酸化珪素の環状マ
スク層パターン５７ａ、５７ｂ。
５７ｃ等をｐ型格子パターン５６内の主表面１１の環状
条溝４１及び４２間の離間部分とすべき部分に写真平板
技術で形成する。
条溝４１及び４２間の離間部分とすべき部分に写真平板
技術で形成する。
これらの層パターンを拡散マスクとして用いて別のアク
セプタ不純物（例えば硼素）を主表面１１及び１２内に
拡散してｐ型領域１及び２を形成する。
セプタ不純物（例えば硼素）を主表面１１及び１２内に
拡散してｐ型領域１及び２を形成する。
この拡散中、ｐ型格子パターン５６は更に拡散してウェ
ファ５０の厚さ全体に亘り連続したｐ型格子パターン５
６を形成し、第３図に示すように表面１２と隣接する領
域２を表面１１まで延長する。
ファ５０の厚さ全体に亘り連続したｐ型格子パターン５
６を形成し、第３図に示すように表面１２と隣接する領
域２を表面１１まで延長する。
この最後の拡散中に形成されたガラス層を既知の技術を
用いて除去し、表面１１及び１２を清浄とした後、例え
ば熱成長酸化珪素の別のマスク層５８及び５９をそれぞ
れ表面１１及び１２に形成する。
用いて除去し、表面１１及び１２を清浄とした後、例え
ば熱成長酸化珪素の別のマスク層５８及び５９をそれぞ
れ表面１１及び１２に形成する。
層５９は表面１２全体を被覆する。層５８には既知の写
真平板食刻技術によって領域１内の領域４を形成するた
めの窓をあけ、これら窓をｐ型領域１とｐ型格子５６と
の間の表面１１と隣接する領域３の環状部分内の環状領
域７を形成するための別の環状窓で囲む。
真平板食刻技術によって領域１内の領域４を形成するた
めの窓をあけ、これら窓をｐ型領域１とｐ型格子５６と
の間の表面１１と隣接する領域３の環状部分内の環状領
域７を形成するための別の環状窓で囲む。
これら層５８及び５９を拡散マスクとして用いて、ドナ
ー不純物（例えば燐）をウェファ５０内に前記窓から拡
散して第４図に示すように領域４及び７を形成する。
ー不純物（例えば燐）をウェファ５０内に前記窓から拡
散して第４図に示すように領域４及び７を形成する。
この拡散中層５８上及び窓内にガラスが形成されて表面
１１を被覆する絶縁層４０が形成される。
１１を被覆する絶縁層４０が形成される。
次に、ホトレジストマスク６０を既知の写真平板技術を
用いて表面１１上の絶縁層４０上に形成する。
用いて表面１１上の絶縁層４０上に形成する。
このマスク６０には内側及び外側条溝４１ν
及び４２を形成すべき部分に同心環状窓を設ける。
これら窓４１及び４２は代表的には例えば２００ミクロ
ンの幅で１５０ミクロンの間隔とする。
ンの幅で１５０ミクロンの間隔とする。
ウェファの背面１２も例えばホトレジストで適当にマス
クする。
クする。
このようにマスクしたウェファ５０を次いで既知の腐食
溶液中に浸して第５図に示すようにシリコンウェファに
条溝４１及び４２を形成する。
溶液中に浸して第５図に示すようにシリコンウェファに
条溝４１及び４２を形成する。
次に、絶縁材料４３を条溝４１及び４２内に既知の方法
で設ける。
で設ける。
絶縁材料４３は例えば商品名ｒＩＮＮＯＴＥｃＨＩＰ８
２０Ｊで市販されているようなガラスとすることができ
る。
２０Ｊで市販されているようなガラスとすることができ
る。
このガラスは、焼成前に電気泳動により被着することが
でき、また例えば先づ最初沈降により、次いで表面１１
に沿った切削により２段階で設けることができる。
でき、また例えば先づ最初沈降により、次いで表面１１
に沿った切削により２段階で設けることができる。
焼成後、領域４及び１に対するカソード及びゲート接点
窓を層４０に食刻すると共にｐ型格子パターン５６上の
層４０の部分も除去してウェファ５０を個個のサイリス
ク本体１０に分割する次の処理を容易にする。
窓を層４０に食刻すると共にｐ型格子パターン５６上の
層４０の部分も除去してウェファ５０を個個のサイリス
ク本体１０に分割する次の処理を容易にする。
既知の方法で表面１２を金属化してアノード電極３２を
形成すると共に、ゲート及びカソード金属層電極３０及
び３１を表面１１に形成する。
形成すると共に、ゲート及びカソード金属層電極３０及
び３１を表面１１に形成する。
次にウェファ５０を第５図の線Ａ−Ａ線に沿ってｐ型格
子パターン５６部分で分割して個々のサイリスク本体１
０を形成する。
子パターン５６部分で分割して個々のサイリスク本体１
０を形成する。
この分割は既知のように、例えばけがき破断、鋸びき又
はレーザ切断により行うことができる。
はレーザ切断により行うことができる。
本発明においては種々の変更が可能であり、そのいくつ
かを第６及び第７図について説明する。
かを第６及び第７図について説明する。
例えば、上述したサイリスクは領域２内に、これと反対
導層の第５領域５を設けることにより一般にトライアッ
クと称されている２方向ゲート制御装置とすることがで
きる。
導層の第５領域５を設けることにより一般にトライアッ
クと称されている２方向ゲート制御装置とすることがで
きる。
この領域５はドナー不純物拡散用マスク層５９に窓をあ
けることにより領域４及びＴと同時に形成することがで
きる。
けることにより領域４及びＴと同時に形成することがで
きる。
他の重要な変形としては、高不純物チャンネルストッパ
領域７及びｐ型領域１及び２に、例えば第６図に示すよ
うに絶縁材料４３上まで延在する環状フィールドＩＪ
ＩＪ−フ電極３３．３４及び３５を設けることができる
。
領域７及びｐ型領域１及び２に、例えば第６図に示すよ
うに絶縁材料４３上まで延在する環状フィールドＩＪ
ＩＪ−フ電極３３．３４及び３５を設けることができる
。
一般にチャンネルストッパ領域７はその高濃度不純物で
、第１及び第２接合２１及び２２の終端間のｎ型領域３
の部分に形成されるｐ型チャンネルを部分的に遮断する
が、フィールドリリーフ電極はそれらの電位により絶縁
材料４３を安定化しようとすると共に、電極３４及び３
５は逆バイアスのとき接合２１及び２２の空乏層の彎曲
を抑にする働きをし、電極３３は空乏層及びｐ型チャン
ネルの横方向の拡がりを押土する働きをする。
、第１及び第２接合２１及び２２の終端間のｎ型領域３
の部分に形成されるｐ型チャンネルを部分的に遮断する
が、フィールドリリーフ電極はそれらの電位により絶縁
材料４３を安定化しようとすると共に、電極３４及び３
５は逆バイアスのとき接合２１及び２２の空乏層の彎曲
を抑にする働きをし、電極３３は空乏層及びｐ型チャン
ネルの横方向の拡がりを押土する働きをする。
斯るフィールドリリーフ電極を付加することにより、接
合２１及び２２に対し、例えば少くとも２０００ボルト
の高い降服電圧を確実に達成することができる。
合２１及び２２に対し、例えば少くとも２０００ボルト
の高い降服電圧を確実に達成することができる。
これらフィールドＩＪ ＩＪ−フ電極は絶縁層４０の領
域１が条溝４１と接する部分を画成するのに用いたパタ
ーンを変形することにより簡単に設けることができる。
域１が条溝４１と接する部分を画成するのに用いたパタ
ーンを変形することにより簡単に設けることができる。
同心環状電極３３，３４及び３５は共通の金属層から同
一の写真平板−食刻処理で形成することができる。
一の写真平板−食刻処理で形成することができる。
電極３３はチャンネルストッパ領域７と接触させると共
に、この領域７を越えて条溝４２の内周縁及び条溝４１
の外周縁のガラス４３上まで横方向に延在させる。
に、この領域７を越えて条溝４２の内周縁及び条溝４１
の外周縁のガラス４３上まで横方向に延在させる。
電極３４はｐ型領域１と接触させると共に、条溝４１の
内周縁のガラス４３上を接合２１の終端を越えるまで延
在させる。
内周縁のガラス４３上を接合２１の終端を越えるまで延
在させる。
電極３５は追加の領域６に接触させると共に、条溝４２
の外周縁のガラス４３上を接合２２の終端を越えるまで
延在させる。
の外周縁のガラス４３上を接合２２の終端を越えるまで
延在させる。
電極３３，３４゜３５は代表的にはガラス上に５０ミク
ロン延在させることができる。
ロン延在させることができる。
第６図は表面１１から格子パターン５６をこれが領域２
と接合するまで拡散することにより領域６を形成する例
を示す。
と接合するまで拡散することにより領域６を形成する例
を示す。
第１図では領域６は条溝４２と隣接しくスペースの節約
に有利）、この場合には第３図のマスク５７の格子パタ
ーン５６上の環状窓を必要に応じ省略することができる
。
に有利）、この場合には第３図のマスク５７の格子パタ
ーン５６上の環状窓を必要に応じ省略することができる
。
しかし、この窓を設ける場合には、条溝４２を領域６か
ら離間させ、この窓からの拡散により形成されるｐ型層
部分７０（第３図）を用いて第２接合２２を第６図に示
すように条溝４２で終端させることができる。
ら離間させ、この窓からの拡散により形成されるｐ型層
部分７０（第３図）を用いて第２接合２２を第６図に示
すように条溝４２で終端させることができる。
このｐ型層部分７０の使用により接合２２の終端を本体
１０の周縁から更に離間させることができる。
１０の周縁から更に離間させることができる。
高濃度チャンネルストッパ領域７を条溝４１及び４２と
隣接させると、スペース節約効果が得られる。
隣接させると、スペース節約効果が得られる。
しかし、第７図に示すように領域Ｉは条溝４１及び４２
から離間させることもできる。
から離間させることもできる。
領域７はカソード領域４と同一の拡散で形成するのが一
般に有利であるが、必要に応じ別の不純物拡散−（：、
ｖＦｔＴ６（−と％＞−Ｃ：＠６゜第１及び第６図のサ
イリスクでは外側の条溝４２の外周縁が本体の周縁から
離間し、第２ｐｎ接合が条溝４２内のガラスで終端して
いる。
般に有利であるが、必要に応じ別の不純物拡散−（：、
ｖＦｔＴ６（−と％＞−Ｃ：＠６゜第１及び第６図のサ
イリスクでは外側の条溝４２の外周縁が本体の周縁から
離間し、第２ｐｎ接合が条溝４２内のガラスで終端して
いる。
これによりウェファをガラス４３から離れたｐ型格子パ
ターン５６の所で分割することができると共に、フィー
ルドリリーフ電極３５をこれが必要とされる場合に容易
に形成することができる。
ターン５６の所で分割することができると共に、フィー
ルドリリーフ電極３５をこれが必要とされる場合に容易
に形成することができる。
しかし、外側条溝４２の外周縁の底部を半導体本体１０
の周縁とすることができる。
の周縁とすることができる。
斯る構成を第７図に示し、この場合には領域６を条溝４
２の底部と隣接させ、ｐｎ接合２２をここで終端させる
。
２の底部と隣接させ、ｐｎ接合２２をここで終端させる
。
斯る構成の特徴は図のように表面１２からの浅い拡散で
領域６を形成し得ること、及びウェファ５０の隣接する
サイリスク素子間に共通の条溝４２を食刻してスペース
を節約し得ることである。
領域６を形成し得ること、及びウェファ５０の隣接する
サイリスク素子間に共通の条溝４２を食刻してスペース
を節約し得ることである。
しかし第１及び第６図と比較して第７図の構成は、条溝
４２内のガラス部分でウェファを鋸引又はレーザ゛切断
する必要があり、これによりガラス４３のひび割れが発
生して接合２２のガラス不活性化作用が劣化する惧れが
あるという欠点がある。
４２内のガラス部分でウェファを鋸引又はレーザ゛切断
する必要があり、これによりガラス４３のひび割れが発
生して接合２２のガラス不活性化作用が劣化する惧れが
あるという欠点がある。
この理由のために、本体１０の周縁は第１及び第６図の
ように外側条溝４２の外縁から離間させるのが一般に好
適である。
ように外側条溝４２の外縁から離間させるのが一般に好
適である。
第１．第６及び第７図の半導体装置は種々の材料及び組
成物を用いて製造することができ、特に全ての種々の領
域の導電型を逆にして領域４，７及び３（場合により５
）がｐ型で領域１，２及び６がｎ型の相補型の装置を製
造することができること勿論である。
成物を用いて製造することができ、特に全ての種々の領
域の導電型を逆にして領域４，７及び３（場合により５
）がｐ型で領域１，２及び６がｎ型の相補型の装置を製
造することができること勿論である。
第１図は本発明サイリスク素子の一例の部分断面一部分
斜視図、第２〜第５図は斯るサイリスタの製造中の種々
の工程に於ける半導体ウェファの１部分の断面図、第６
図は本発明によるトライアック素子の一例の断面図、第
７図は共通半導体ウェファから分割した直後の本発明サ
イリスク素子の他の例の隣接部分の断面図である。 １０・・・半導体本体、１１・・・第１主表面、１２・
・・第２主表面、１・・・第１領域、２・・・第２領域
、３・・・第３領域、４・・・第４領域、２１・・・第
１ｐｎ接合、２２・・・第２ｐｎ接合、６・・・追加の
領域、３１・・・カソード電極、３２・・・アノード電
極、３０・・・ゲート電極、４１・・・第１条溝、４２
・・・第２条溝、４３・・・絶縁材料、 ７・・・チャンネルストッパ領域、 ５・・・第 ５領域。
斜視図、第２〜第５図は斯るサイリスタの製造中の種々
の工程に於ける半導体ウェファの１部分の断面図、第６
図は本発明によるトライアック素子の一例の断面図、第
７図は共通半導体ウェファから分割した直後の本発明サ
イリスク素子の他の例の隣接部分の断面図である。 １０・・・半導体本体、１１・・・第１主表面、１２・
・・第２主表面、１・・・第１領域、２・・・第２領域
、３・・・第３領域、４・・・第４領域、２１・・・第
１ｐｎ接合、２２・・・第２ｐｎ接合、６・・・追加の
領域、３１・・・カソード電極、３２・・・アノード電
極、３０・・・ゲート電極、４１・・・第１条溝、４２
・・・第２条溝、４３・・・絶縁材料、 ７・・・チャンネルストッパ領域、 ５・・・第 ５領域。
Claims (1)
- 【特許請求の範囲】 １（ａ）半導体本体の第１及び第２対向主表面に隣接す
る第１導電型の第１及び第２表面層領域と、 （ｂ） 前記第１及び第２領域間にあって、前記第１
及び第２領域と略々平坦な第１及び第２ｐｎ接合を形成
する第２（反対）導電型の第３内部層領域と、 （ｃ） 前記第１領域内に設けられ、前記第１領域と
略々平坦な第３ｐｎ接合を形成する前記第１主表面に隣
接する第２導電型の第４領域と、（ｄ） 前記第１主
表面にあって、絶縁材料で不活性化され、その内壁で前
記第１ｐｎ接合を終端する第１環状条溝と、 （ｅ） 前記第１主表面にあって、絶縁材料で不活性
化され、前記第１環状条溝を囲む第２環状条溝と、 （ｆ） 前記第３領域を周囲から取り囲み、前記第２
領域を前記第１主表面まで延長し、前記第２ｐｎ接合を
前記第１主表面の方向に延長して前記第２条溝の壁面で
終端させる第１導電型の追加の領域と、 （ｇ） 前記第１及び第２条溝間の前記第１主表面に
あってチャンネルストッパを形成する第２導電型の高濃
度表面領域と、 を具えたことを特徴とするサイリスク。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB12648/75A GB1499845A (en) | 1975-03-26 | 1975-03-26 | Thyristors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51120681A JPS51120681A (en) | 1976-10-22 |
| JPS5840345B2 true JPS5840345B2 (ja) | 1983-09-05 |
Family
ID=10008565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51032393A Expired JPS5840345B2 (ja) | 1975-03-26 | 1976-03-24 | サイリスタ |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4148053A (ja) |
| JP (1) | JPS5840345B2 (ja) |
| AU (1) | AU504477B2 (ja) |
| BE (1) | BE839971A (ja) |
| CA (1) | CA1066428A (ja) |
| CH (1) | CH600573A5 (ja) |
| DE (1) | DE2610828C2 (ja) |
| FR (1) | FR2305854A1 (ja) |
| GB (1) | GB1499845A (ja) |
| IT (1) | IT1058673B (ja) |
| SE (1) | SE404107B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133569A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Semiconductor device |
| US4261000A (en) * | 1980-05-23 | 1981-04-07 | General Electric Company | High voltage semiconductor device having an improved dv/dt capability |
| US4261001A (en) * | 1980-05-23 | 1981-04-07 | General Electric Company | Partially isolated amplifying gate thyristor with controllable dv/dt compensation, high di/dt capability, and high sensitivity |
| JPS5773956A (en) * | 1980-10-27 | 1982-05-08 | Hitachi Ltd | Glass coated semiconductor device |
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| BR8203630A (pt) * | 1981-06-29 | 1983-06-14 | Westinghouse Electric Corp | Dispositivo semicondutor processo de preparacao de uma pluralidade de dispositivos semicondutores apassivados com vidro |
| DE3151141A1 (de) * | 1981-12-23 | 1983-06-30 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit hoher stossstrombelastbarkeit |
| FR2542148B1 (fr) * | 1983-03-01 | 1986-12-05 | Telemecanique Electrique | Circuit de commande d'un dispositif a semi-conducteur sensible du type thyristor ou triac, avec impedance d'assistance a l'auto-allumage et son application a la realisation d'un montage commutateur associant un thyristor sensible a un thyristor moins sensible |
| DE3331298A1 (de) * | 1983-08-31 | 1985-03-14 | Brown, Boveri & Cie Ag, 6800 Mannheim | Leistungsthyristor auf einem substrat |
| JPS63205955A (ja) * | 1987-02-21 | 1988-08-25 | Nec Corp | プレ−ナ型高耐圧サイリスタ |
| DE3832709A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Thyristor |
| US4974050A (en) * | 1989-05-30 | 1990-11-27 | Motorola Inc. | High voltage semiconductor device and method |
| FR2666174B1 (fr) * | 1990-08-21 | 1997-03-21 | Sgs Thomson Microelectronics | Composant semiconducteur haute tension a faible courant de fuite. |
| DE4119904A1 (de) * | 1991-06-17 | 1992-12-24 | Telefunken Electronic Gmbh | Halbleiteranordnung |
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| US20040061170A1 (en) * | 1995-07-31 | 2004-04-01 | Ixys Corporation | Reverse blocking IGBT |
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