JPS61234073A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61234073A JPS61234073A JP7430485A JP7430485A JPS61234073A JP S61234073 A JPS61234073 A JP S61234073A JP 7430485 A JP7430485 A JP 7430485A JP 7430485 A JP7430485 A JP 7430485A JP S61234073 A JPS61234073 A JP S61234073A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ダイオードなどの半纏体装直に係り、特に接
合端部での耐圧が問題になる半導体装置に関する。
合端部での耐圧が問題になる半導体装置に関する。
高圧のダイオード、サイリスタなどの半導体装置では、
その半導体基板の接合部で高電圧を阻止しているから、
この接合端部での電界強度を極力小さく保つようにする
会費がある。
その半導体基板の接合部で高電圧を阻止しているから、
この接合端部での電界強度を極力小さく保つようにする
会費がある。
そこで、このような点に配慮した従来の半導体装置のう
ちで、ＰＮＮ＋構造を有するダイオードの１例を巣２図
に示す。
ちで、ＰＮＮ＋構造を有するダイオードの１例を巣２図
に示す。
半導体基板はｎ＋エピタキシャルシリコン基板２上にｎ
エピタキシャル層ｌが設けられて得られ九もので、これ
にドナーとして働くリン等のｖＨ元素を選択拡散し、素
子端部となるｎ＋１層８及びｎ＋＋層３を形成する。ま
た、エピタキシャル層１にはアクセプターとして働くホ
ウ素等の■族元素を選択拡散して２層５金形成し、これ
にエリＰＮ接合６ｆｃ形成する。ＰＮ接合の表面繕出部
に表面保Ｓ膜７を形成し１両面に金属電極４を配置する
。
エピタキシャル層ｌが設けられて得られ九もので、これ
にドナーとして働くリン等のｖＨ元素を選択拡散し、素
子端部となるｎ＋１層８及びｎ＋＋層３を形成する。ま
た、エピタキシャル層１にはアクセプターとして働くホ
ウ素等の■族元素を選択拡散して２層５金形成し、これ
にエリＰＮ接合６ｆｃ形成する。ＰＮ接合の表面繕出部
に表面保Ｓ膜７を形成し１両面に金属電極４を配置する
。
ところで、この第２図に示した半導体基板の酎電圧を支
配する因子は、逆電圧印加時の電界強度であり、局部的
なａ ５’ｌＬ 強度増大がそのアバランシェブレーク
ダウンの開始点となる。従って、耐電圧を大きくするに
は、局部的に発生する最大逓昇強度を下げる事がＸ豐と
なる。
配する因子は、逆電圧印加時の電界強度であり、局部的
なａ ５’ｌＬ 強度増大がそのアバランシェブレーク
ダウンの開始点となる。従って、耐電圧を大きくするに
は、局部的に発生する最大逓昇強度を下げる事がＸ豐と
なる。
そこで、この第２図に示した半導体ａｍでは、接合端部
での空乏層を広げ″′Ｃ尚ＥＥ餠化を得るようにしてあ
り、このため、いわゆるｋ” Ｐ （ＦｉｅｌｄＰｌａ
ｔｅ ）を設けである。
での空乏層を広げ″′Ｃ尚ＥＥ餠化を得るようにしてあ
り、このため、いわゆるｋ” Ｐ （ＦｉｅｌｄＰｌａ
ｔｅ ）を設けである。
このＦＰは第２図から明らかなように、Ｐ／１１１５に
対する金属電像４の周辺部を表面株峡腺７の上にまで張
り出させたもので、これＫより逆電圧印加時にこのＦ
Ｐ Ｋよって現われる電界により空乏＋ｍが広げられ、
接合端部に発生する電界強度を低下させ、高耐圧を得る
ことかでさるようにし次ものである。
対する金属電像４の周辺部を表面株峡腺７の上にまで張
り出させたもので、これＫより逆電圧印加時にこのＦ
Ｐ Ｋよって現われる電界により空乏＋ｍが広げられ、
接合端部に発生する電界強度を低下させ、高耐圧を得る
ことかでさるようにし次ものである。
しかしながら、金属′１極４をより多く表面保賎換７の
上に張り出すのは、この端部とチャンネルストッパーと
して働りｎ＋＋層８との間の沿面距離を短くすることに
なり、ついにはこの間で放′亀が生じてしまうため、高
耐圧化に限匿がある。
上に張り出すのは、この端部とチャンネルストッパーと
して働りｎ＋＋層８との間の沿面距離を短くすることに
なり、ついにはこの間で放′亀が生じてしまうため、高
耐圧化に限匿がある。
一方、この接合端部での空乏層を伸ばす手段として理論
的に可能な方法としては、表面保ｓＭ７と半導体基板と
の間の界面電荷鴇度Ｎ２．の調整による方法も知られて
いるが、しかしながら、笑除には、この界面電荷密度Ｎ
□は使用材料に工って成る程度、その甑が限定され、か
つ、製作時に受は易い異物の付着などにより大きな変動
を生じるため、その制御が困難でほとんど実用性がない
。
的に可能な方法としては、表面保ｓＭ７と半導体基板と
の間の界面電荷鴇度Ｎ２．の調整による方法も知られて
いるが、しかしながら、笑除には、この界面電荷密度Ｎ
□は使用材料に工って成る程度、その甑が限定され、か
つ、製作時に受は易い異物の付着などにより大きな変動
を生じるため、その制御が困難でほとんど実用性がない
。
次に、第３図はこの第２図の半尋体装ｔｉｔ′を改良し
たもので、ＰＮ接合６の端部とチャンネルストッパーと
なるｎ ＋＋層８との間に、このＰＮ接合６とは分離し
た接合ｙ１（Ｆ Ｌ几（Ｆｔｅｌｄ Ｌｉｍ１ｔｉｎ
Ｒｉｎｇ ）９によって形成したものである。
たもので、ＰＮ接合６の端部とチャンネルストッパーと
なるｎ ＋＋層８との間に、このＰＮ接合６とは分離し
た接合ｙ１（Ｆ Ｌ几（Ｆｔｅｌｄ Ｌｉｍ１ｔｉｎ
Ｒｉｎｇ ）９によって形成したものである。
そして、このＦ Ｌ Ｒ９を設は几ことＫより、逆電圧
印加時に現われる空乏層１３の端部はこのｋ” ｉ、
ｉ（９の外側にまで広げられ、１１Ｌ介強度が低下され
て高耐圧が得られることになる。
印加時に現われる空乏層１３の端部はこのｋ” ｉ、
ｉ（９の外側にまで広げられ、１１Ｌ介強度が低下され
て高耐圧が得られることになる。
ところで、これまで述べｆｃ第２因、第３図の構造は、
接合端部が円状を描いてシリコン表面に蕗出し友プレー
ナー接合構造であり、表面保＠膜７は、一般に気体の保
饅膜材料を半ｉ体基板上に析出させる方法等で形成する
ため数μｍ程度の厚みしか得られず、このため、半導体
基板をプラスチ７／％−８１材で憶９友際７・こ０ゞ−
′ド材０・祇荷の影響を受けやすい構造となる為特に直
流電源の下で使用される場合は、その耐１出に対する十
分な信頼性を確保する上では、まだ多少の問題点があっ
た。
接合端部が円状を描いてシリコン表面に蕗出し友プレー
ナー接合構造であり、表面保＠膜７は、一般に気体の保
饅膜材料を半ｉ体基板上に析出させる方法等で形成する
ため数μｍ程度の厚みしか得られず、このため、半導体
基板をプラスチ７／％−８１材で憶９友際７・こ０ゞ−
′ド材０・祇荷の影響を受けやすい構造となる為特に直
流電源の下で使用される場合は、その耐１出に対する十
分な信頼性を確保する上では、まだ多少の問題点があっ
た。
一方、このようなプレーナ接合候遺によるものに対して
、第４図に示す半導体装置も知られている。
、第４図に示す半導体装置も知られている。
この第４図に示す半導体装置は、平面接合を形成したの
ち、その端部にｎ十エピタキシャル基取２まで達する溝
１０を掘り、接合端部の嬉出部に表面保礁膜７を形成し
た、いわゆるメサ似カラスパッシベーション構造の例で
ある。
ち、その端部にｎ十エピタキシャル基取２まで達する溝
１０を掘り、接合端部の嬉出部に表面保礁膜７を形成し
た、いわゆるメサ似カラスパッシベーション構造の例で
ある。
従って、この第４図の構造によれば、溝１０の中に表面
保＋１！１層７を埋める構造のため、この表面保腫膜７
の厚さを数１０μｍと厚く形成する事が出来、第２図、
第３図の半導体装置で問題になつｆｃ耐′隠圧に対する
信頼性を向上できる。
保＋１！１層７を埋める構造のため、この表面保腫膜７
の厚さを数１０μｍと厚く形成する事が出来、第２図、
第３図の半導体装置で問題になつｆｃ耐′隠圧に対する
信頼性を向上できる。
しかしながら、この８ｇ４図の溝を施つ九構造では、纂
３図の様なに’ Ｌ ）ｔを、選択的拡散方法、によっ
て形成することは不可能であり、このため、第２図と同
様の接合端部付近の局部的な電界集中が起こり、高耐圧
を得る事が出来なかった。
３図の様なに’ Ｌ ）ｔを、選択的拡散方法、によっ
て形成することは不可能であり、このため、第２図と同
様の接合端部付近の局部的な電界集中が起こり、高耐圧
を得る事が出来なかった。
なお、この樵の＊皺として、籍に纂４因に関連するもの
としては、例えば、実開昭５６−４０６６２号公報が挙
げられる。
としては、例えば、実開昭５６−４０６６２号公報が挙
げられる。
本発明の目的は、上記した従来技術の欠点を除き、ＰＮ
Ｎ”（又はＮＰＩ”）構造で、かつメサ型構造の半尋体
＃装置において、光分な耐圧を高い信頼性のもとで得ら
れるようにした千尋体装置を提供するにある。
Ｎ”（又はＮＰＩ”）構造で、かつメサ型構造の半尋体
＃装置において、光分な耐圧を高い信頼性のもとで得ら
れるようにした千尋体装置を提供するにある。
この目的を達成する友め、本発明は、仮数のメサ＃ｉ塊
状５をＰｌｒ定の閑さで連続して設け、かつ、このとき
、これらの溝の連続部分での位置を特定の深さに限定し
、これによりメサ型構造でありながらチャンネルストッ
パーと１４’ Ｌ Ｒとを備え得るようにした点を％敵
とする。
状５をＰｌｒ定の閑さで連続して設け、かつ、このとき
、これらの溝の連続部分での位置を特定の深さに限定し
、これによりメサ型構造でありながらチャンネルストッ
パーと１４’ Ｌ Ｒとを備え得るようにした点を％敵
とする。
以下、本発明による半導体装置について、図示の実施例
により詳細に説明する。
により詳細に説明する。
か１図は本発明の一実施例で、まず、半導体基板のｎエ
ピタキシャル層１にアクセプターとして働く■族元素の
ホウ素を拡散して９層５とし、これにより接合６を形成
する。
ピタキシャル層１にアクセプターとして働く■族元素の
ホウ素を拡散して９層５とし、これにより接合６を形成
する。
次に、こうして得た基板の端部に図の様に深さの異る２
段の酵１４．１５を掘り、これらの溝全体に表面保護膜
７全形成し、かつ２段の溝の間に前に形成し７ｔＰＮ接
合がそのまま分離されて残った形の突起１６が形成され
るようにする。このとさ、これら２段の溝のうち、接合
内部の方の蒋１５の抵は、エピタキシャル層１に遅し、
他方、外側の害１４の底はｎ＋エピタキシャル基板２に
達するようＫする。従って、突起１６は第３図の半導体
装直におけるＦ Ｌ凡９と同じ４Ｍきをする。
段の酵１４．１５を掘り、これらの溝全体に表面保護膜
７全形成し、かつ２段の溝の間に前に形成し７ｔＰＮ接
合がそのまま分離されて残った形の突起１６が形成され
るようにする。このとさ、これら２段の溝のうち、接合
内部の方の蒋１５の抵は、エピタキシャル層１に遅し、
他方、外側の害１４の底はｎ＋エピタキシャル基板２に
達するようＫする。従って、突起１６は第３図の半導体
装直におけるＦ Ｌ凡９と同じ４Ｍきをする。
そこで、この第１図の半導体装置に迎隠圧が印加される
と、１’Ｎ接合が空乏化し、ｎエピタキシャル層１側の
空乏層１３は、ｎ＋エピタキシャル基板２の方向に向か
って伸びるが、このとき、空乏７９７１１３の端部は、
まず浅い溝１５の底の下を通って１！’ Ｌ Ｒとして
働く突起１６に達する。しかして、この突起１６は、こ
の場合Ｐ型であるため、空乏層１３は、突起１６の直下
のｎエピタキシャルＮＩｌを通過し、更に広がってゆく
ことになり、このため、主ＰＮ接合６とＦ １． Ｒと
して働く突起１６で形成されたＰＮ接合とで印加越圧紫
分担する４１になり、電界強度の緩和が光分に得られ、
尚耐圧化が得られることになる。
と、１’Ｎ接合が空乏化し、ｎエピタキシャル層１側の
空乏層１３は、ｎ＋エピタキシャル基板２の方向に向か
って伸びるが、このとき、空乏７９７１１３の端部は、
まず浅い溝１５の底の下を通って１！’ Ｌ Ｒとして
働く突起１６に達する。しかして、この突起１６は、こ
の場合Ｐ型であるため、空乏層１３は、突起１６の直下
のｎエピタキシャルＮＩｌを通過し、更に広がってゆく
ことになり、このため、主ＰＮ接合６とＦ １． Ｒと
して働く突起１６で形成されたＰＮ接合とで印加越圧紫
分担する４１になり、電界強度の緩和が光分に得られ、
尚耐圧化が得られることになる。
一方、界面′電荷ｖｆｉ度Ｎｎの変動により、ｎ側空乏
）−１３が更に伸び、ついにはｎ＋エピタキシャル基板
２に達してしまり九場合でも、深い縛１４の底はこのｎ
＋エピタキシャル基板２に運しているため、洩れ１九が
不安定になる属れはない。
）−１３が更に伸び、ついにはｎ＋エピタキシャル基板
２に達してしまり九場合でも、深い縛１４の底はこのｎ
＋エピタキシャル基板２に運しているため、洩れ１九が
不安定になる属れはない。
史に、溝形状を２段にしているため、第４図の１段溝の
場合に比べ、各段毎の溝の曲率が小さくなり、表面保護
膜７の厚みをさらに厚くする事ができる。即ち、例えは
、第１図の浅い方の溝１５について言えば、突起１６が
あるため、表面保護膜７の形成時に、この表面保護膜７
の受は皿が形成されている事になるためである。特にこ
の浅い方の溝１５に表面保護膜７が厚く形成できる点は
、９層５のＰ側の空乏層が伸び几際の保護として大きな
効果がある。
場合に比べ、各段毎の溝の曲率が小さくなり、表面保護
膜７の厚みをさらに厚くする事ができる。即ち、例えは
、第１図の浅い方の溝１５について言えば、突起１６が
あるため、表面保護膜７の形成時に、この表面保護膜７
の受は皿が形成されている事になるためである。特にこ
の浅い方の溝１５に表面保護膜７が厚く形成できる点は
、９層５のＰ側の空乏層が伸び几際の保護として大きな
効果がある。
＠５図は上記本発明の一実施例の製造工程を藺年に示し
たものである。
たものである。
まず、シリコン酸化膜１２ をマスキング材として。
婢１４を形成したのち（第５図（ａ））、その再１４の
外側にシリコン酸化膜の窓１７を明ける（同（ｂ））。
外側にシリコン酸化膜の窓１７を明ける（同（ｂ））。
次に、この窓１７により再度溝１５を形成し、二ムにな
った溝形状を得るのである（同（Ｃ））。
った溝形状を得るのである（同（Ｃ））。
以上説明したように、本発明によれは、メサ形構造であ
りながらにＬ、ｌ（、ｉ形成させることができるから、
従米拉術の欠点を隊さ、光分な一耐圧特性を尚信粗性の
もとで備えた半導体装置全容易に得ることができる。
りながらにＬ、ｌ（、ｉ形成させることができるから、
従米拉術の欠点を隊さ、光分な一耐圧特性を尚信粗性の
もとで備えた半導体装置全容易に得ることができる。
まｋ、本発明によれば、界面゛ｉ荷密度Ｎ？肩の変動を
受は難い友め、外部電荷の影響が少なく、洩れ゛岨流叢
鯛が少なく、動作が安全な半導体装置全容易に得ること
ができる。
受は難い友め、外部電荷の影響が少なく、洩れ゛岨流叢
鯛が少なく、動作が安全な半導体装置全容易に得ること
ができる。
第１図は本発明による半導体装置の一実施例を示す断面
図、第２しＩ及び第３図はそれぞれプレーナー型半導体
装置の従来例金示す断面図、駆４図はメサ型半導体装置
の従来例を示す断面図、第５図（ａ）〜（Ｃ）は本発明
の一実施例による半導体装置の製造工程の一例を示す説
明図である。 １・・・・・・ｎエピタキシャル層、２・・・・・・ｎ
＋エピタキシャル基板、３・・・・・・’ｎ＋十層土層
・・・・・・金鵜゛電極、５・・・・・・９層、６・・
・・・・ＰＮ接合、７・−・・・・表面保Ｂ腺。 ８・・・・・・チャンネルストッパー１９・・・・・・
ｋ”Ｌ几、１２・・・・・・シリコン腋化膜、 １３・
・・・・・空乏層、 １４．１５・・・・・・蒋、 １
６・・・・・・突起。 第１国 ４３ ２ ｌ 第２国 ｌ３ｒＩＪ 第４図 第５国
図、第２しＩ及び第３図はそれぞれプレーナー型半導体
装置の従来例金示す断面図、駆４図はメサ型半導体装置
の従来例を示す断面図、第５図（ａ）〜（Ｃ）は本発明
の一実施例による半導体装置の製造工程の一例を示す説
明図である。 １・・・・・・ｎエピタキシャル層、２・・・・・・ｎ
＋エピタキシャル基板、３・・・・・・’ｎ＋十層土層
・・・・・・金鵜゛電極、５・・・・・・９層、６・・
・・・・ＰＮ接合、７・−・・・・表面保Ｂ腺。 ８・・・・・・チャンネルストッパー１９・・・・・・
ｋ”Ｌ几、１２・・・・・・シリコン腋化膜、 １３・
・・・・・空乏層、 １４．１５・・・・・・蒋、 １
６・・・・・・突起。 第１国 ４３ ２ ｌ 第２国 ｌ３ｒＩＪ 第４図 第５国
Claims (1)
- １、半導体基板の一方の主表面から厚さ方向に順次形成
された第１、第２、第３の少くとも３層の半導体層を備
え、上記第１の半導体層が第１の導電型を、そして第２
及び第３の半導体層が第２の導型をそれぞれ有し、かつ
、この第３の半導体層が第２の半導体層よりも高導電度
となるように不純物濃度を制御されている半導体装置に
おいて、上記半導体基板の一方の主表面から上記第２の
半導体層に達する深さの第１のメサ型環状溝と、この第
１のメサ型環状溝の外側に連続して上記第３の半導体層
に達する深さの第２のメサ型環状溝とを設け、これら第
１と第２のメサ型環状溝の間の連続部の深さが上記第１
の半導体層内に位置するように構成したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7430485A JPS61234073A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7430485A JPS61234073A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234073A true JPS61234073A (ja) | 1986-10-18 |
Family
ID=13543251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7430485A Pending JPS61234073A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234073A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246534A (ja) * | 1985-08-23 | 1987-02-28 | Sanken Electric Co Ltd | ガラス被覆半導体チツプの製造方法 |
| JP2008186922A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| CN104952909A (zh) * | 2014-09-03 | 2015-09-30 | 安徽省祁门县黄山电器有限责任公司 | 一种二极管芯片的结终端结构 |
| CN106910769A (zh) * | 2017-03-28 | 2017-06-30 | 常州银河世纪微电子股份有限公司 | 台面型半导体器件及其制造方法 |
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1985
- 1985-04-10 JP JP7430485A patent/JPS61234073A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246534A (ja) * | 1985-08-23 | 1987-02-28 | Sanken Electric Co Ltd | ガラス被覆半導体チツプの製造方法 |
| JP2008186922A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| CN104952909A (zh) * | 2014-09-03 | 2015-09-30 | 安徽省祁门县黄山电器有限责任公司 | 一种二极管芯片的结终端结构 |
| CN106910769A (zh) * | 2017-03-28 | 2017-06-30 | 常州银河世纪微电子股份有限公司 | 台面型半导体器件及其制造方法 |
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