JPH0388371A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0388371A JPH0388371A JP22363489A JP22363489A JPH0388371A JP H0388371 A JPH0388371 A JP H0388371A JP 22363489 A JP22363489 A JP 22363489A JP 22363489 A JP22363489 A JP 22363489A JP H0388371 A JPH0388371 A JP H0388371A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- zener diode
- insulating film
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000007774 longterm Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置、特に基準電圧発生用素子としてツェナーダ
イオードを具備する半導体装置におけるツェナーダイオ
ードの構造の改良に関し、接合上部の絶縁膜中へのホッ
トホールの注入を少なくして長時間の使用に対してもツ
ェナー電圧の上昇を少なく抑えたツェナーダイオードを
具備する半導体装置の提供を目的とし、 端部が半導体基板の表面に露出したｐ−ｎ接合と、該ｐ
−ｎ接合の表出端部上に絶縁膜を介して配設された電極
とを有し、該電極にｐ型領域に対して正の電位が印加さ
れてなるツェナーダイオードを具備して構成される。
イオードを具備する半導体装置におけるツェナーダイオ
ードの構造の改良に関し、接合上部の絶縁膜中へのホッ
トホールの注入を少なくして長時間の使用に対してもツ
ェナー電圧の上昇を少なく抑えたツェナーダイオードを
具備する半導体装置の提供を目的とし、 端部が半導体基板の表面に露出したｐ−ｎ接合と、該ｐ
−ｎ接合の表出端部上に絶縁膜を介して配設された電極
とを有し、該電極にｐ型領域に対して正の電位が印加さ
れてなるツェナーダイオードを具備して構成される。
（産業上の利用分野）
本発明は半導体装置、特に基準電圧発生用素子としてツ
ェナーダイオードを具備する半導体装置におけるツェナ
ーダイオードの構造の改良に関する。
ェナーダイオードを具備する半導体装置におけるツェナ
ーダイオードの構造の改良に関する。
ツェナーダイオードは通常、高濃度のｐ−ｎ接合で形成
され、この接合の逆耐圧が５〜８ｖで安定しているので
、半導体装置（ＩＣ）内で基準電圧発生用素子として使
用されることが多い。この場合ツェナーダイオードはブ
レークダウン（電子なだれ降伏）した状態で使われるの
で、ブレークダウン時に発生するホットホールの影響を
受は難くしてブレークダウン電圧の変動を防止すること
によって、基準電圧の経時的変動をなくす必要がある。
され、この接合の逆耐圧が５〜８ｖで安定しているので
、半導体装置（ＩＣ）内で基準電圧発生用素子として使
用されることが多い。この場合ツェナーダイオードはブ
レークダウン（電子なだれ降伏）した状態で使われるの
で、ブレークダウン時に発生するホットホールの影響を
受は難くしてブレークダウン電圧の変動を防止すること
によって、基準電圧の経時的変動をなくす必要がある。
第３図は従来の半導体ＩＣの一基板上に配設されたツェ
ナーダイオードとバイポーラトランジスタを模式的に示
す側断面図で、ｌはｐ型シリコン＄ ノード領域、６はｎ゛゛カソード領域、７Ｐ型ベース領
域、８はｎ゛゛エミッタ領域、９はｎゝ型コレクタコン
タクト領域、ｌＯは絶縁膜、ＩＩＡ〜１１Ｅはコンタク
ト窓、１２はアノード配線、１３はカソード配線、１４
はベース配線、１５はエミッタ配線、１６はコレクタ配
線、Ｄ２はツェナーダイオード、ＴＮはｎｐｎ）ランジ
スタを示す。
ナーダイオードとバイポーラトランジスタを模式的に示
す側断面図で、ｌはｐ型シリコン＄ ノード領域、６はｎ゛゛カソード領域、７Ｐ型ベース領
域、８はｎ゛゛エミッタ領域、９はｎゝ型コレクタコン
タクト領域、ｌＯは絶縁膜、ＩＩＡ〜１１Ｅはコンタク
ト窓、１２はアノード配線、１３はカソード配線、１４
はベース配線、１５はエミッタ配線、１６はコレクタ配
線、Ｄ２はツェナーダイオード、ＴＮはｎｐｎ）ランジ
スタを示す。
この図から明らかなように、従来のツェナーダイオード
Ｄ２においては、通常の気相拡散或いはイオン注入法を
用いて形成されるｎｐｎ トランジスタＴＮのｐ型ベー
ス領域７と同時に他の素子領域に形成されるｐ型拡散領
域をｐ型アノード領域５とし、例えば通常のイオン注入
法を用いて形成されるｎ０型エミツタ領域８及びｎ°型
コレクタコンタクト領域９と同時に前記ｐ型アノード領
域５内に形成されるｎ゛型核拡散領域ｎ゛゛カソード領
域６として構成され、アノード領域５及びカソード領域
６に接続するアノード配線１２及びカソード配線１３も
、トランジスタのベース配線１４、エミッタ配線１５及
びコレクタ配線１６と同時に形成されていた。
Ｄ２においては、通常の気相拡散或いはイオン注入法を
用いて形成されるｎｐｎ トランジスタＴＮのｐ型ベー
ス領域７と同時に他の素子領域に形成されるｐ型拡散領
域をｐ型アノード領域５とし、例えば通常のイオン注入
法を用いて形成されるｎ０型エミツタ領域８及びｎ°型
コレクタコンタクト領域９と同時に前記ｐ型アノード領
域５内に形成されるｎ゛型核拡散領域ｎ゛゛カソード領
域６として構成され、アノード領域５及びカソード領域
６に接続するアノード配線１２及びカソード配線１３も
、トランジスタのベース配線１４、エミッタ配線１５及
びコレクタ配線１６と同時に形成されていた。
しかし上記の方法により形成されていた第３図に示すよ
うな従来構造のツェナーダイオードＤｚにおいては、動
作時に、ｎ゛゛カソード領域６とｐ型アノード領域５と
の間に形成されている高濃度ｐ−ｎ接合での電子なだれ
降伏によって発生するホットホール（＋）、特に電流の
集中する基板表面近傍の接合部で発生する多量のホット
ホール（＋）が上記ｐ−ｎ接合端部上の絶縁膜１０中に
注入され、これが徐々に蓄積される。そのため上記ｐ−
ｎ接合に逆電圧を印加してツェナーダイオードＤｚを駆
動させる際、電界が集中し降伏電圧を主として規定する
ｐ−ｎ接合の基板表面近傍部に形成される空乏層が上記
絶縁膜１０中にホットホール（＋）の注入により蓄積さ
れた電荷による正の電位によって更に大きく延び、それ
によってツェナーダイオードの耐圧即ちツェナー電圧（
ブレークダウン電圧）が上昇してしまう。
うな従来構造のツェナーダイオードＤｚにおいては、動
作時に、ｎ゛゛カソード領域６とｐ型アノード領域５と
の間に形成されている高濃度ｐ−ｎ接合での電子なだれ
降伏によって発生するホットホール（＋）、特に電流の
集中する基板表面近傍の接合部で発生する多量のホット
ホール（＋）が上記ｐ−ｎ接合端部上の絶縁膜１０中に
注入され、これが徐々に蓄積される。そのため上記ｐ−
ｎ接合に逆電圧を印加してツェナーダイオードＤｚを駆
動させる際、電界が集中し降伏電圧を主として規定する
ｐ−ｎ接合の基板表面近傍部に形成される空乏層が上記
絶縁膜１０中にホットホール（＋）の注入により蓄積さ
れた電荷による正の電位によって更に大きく延び、それ
によってツェナーダイオードの耐圧即ちツェナー電圧（
ブレークダウン電圧）が上昇してしまう。
従ってこのような従来の構造においては、ツェナーダイ
オードをブレークダウンさせた状態で半導体ＩＣを使用
し続けると、このツェナーダイオードによって形成され
る基準電圧が上昇してＩＣの性能が損なわれるという問
題を生ずるので、ＩＣの設計時に基準電圧の上昇を十分
考慮した回路設計をしなければならず、そのために、設
計が複雑になり、且つ性能も低下するという問題を生じ
ていた。
オードをブレークダウンさせた状態で半導体ＩＣを使用
し続けると、このツェナーダイオードによって形成され
る基準電圧が上昇してＩＣの性能が損なわれるという問
題を生ずるので、ＩＣの設計時に基準電圧の上昇を十分
考慮した回路設計をしなければならず、そのために、設
計が複雑になり、且つ性能も低下するという問題を生じ
ていた。
そこで本発明は、絶縁膜中へのホットホールの注入を少
なくして長時間の使用に対しても基準電圧即ちツェナー
電圧の上昇を少なく抑えたツェナーダイオードを具備す
る半導体装置を提供することを目的とする。
なくして長時間の使用に対しても基準電圧即ちツェナー
電圧の上昇を少なく抑えたツェナーダイオードを具備す
る半導体装置を提供することを目的とする。
上記課題は、端部が半導体基板の表面に露出したｐ−ｎ
接合と、該ｐ−ｎ接合の表出端部上に絶縁膜を介して配
設された電極とを有し、該電極にｐ要領域に対して正の
電位が印加されてなるツェナーダイオードを具備する本
発明による半導体装置によって解決される。
接合と、該ｐ−ｎ接合の表出端部上に絶縁膜を介して配
設された電極とを有し、該電極にｐ要領域に対して正の
電位が印加されてなるツェナーダイオードを具備する本
発明による半導体装置によって解決される。
即ち本発明は、ツェナーダイオードを構成するｐ−ｎ接
合が基板表面に露出している接合端部の上部を覆ってい
る絶縁膜の上部に電荷反発用の電極パターンを設け、こ
れにツェナーダイオードのアノード領域（Ｐ型頭域）に
対して正の電位を与えることによって接合部に発生し絶
縁膜中に注入されるたホットホールを反発してアノード
領域内ヘ駆逐する。
合が基板表面に露出している接合端部の上部を覆ってい
る絶縁膜の上部に電荷反発用の電極パターンを設け、こ
れにツェナーダイオードのアノード領域（Ｐ型頭域）に
対して正の電位を与えることによって接合部に発生し絶
縁膜中に注入されるたホットホールを反発してアノード
領域内ヘ駆逐する。
これによって接合上部の絶縁膜中に蓄積される正電荷量
が大幅に減少せしめられるので、この蓄積電荷に起因す
るツェナー電圧の上昇は抑止される。
が大幅に減少せしめられるので、この蓄積電荷に起因す
るツェナー電圧の上昇は抑止される。
〔実施例〕
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の一実施例の模式側断面図で、第２図は
本発明の他の実施例の模式側断面図である。全図を通じ
同一対象物は同一符合で示す。
本発明の他の実施例の模式側断面図である。全図を通じ
同一対象物は同一符合で示す。
第１図は本発明に係るツェナーダイオードを具備したバ
イポーラＩＣの一実施例を示し、図において、１はｐ型
シリコン基板、２はｎ゛型埋込みミッタ領域、９はｎ０
型コレクタコンタクト領域、ＩＯは絶縁膜、ＩＩＡ−Ｌ
ＩＢはコンタクト窓、１２はア、ノード配線、１３はカ
ソード配線、１４はベース配線、１５はエミッタ配線、
１６はコレクタ配線、１７は電荷反発用電極、Ｄ２はツ
ェナーダイオード、 ＴＮはｎｐｎ トランジスタを示
している。
イポーラＩＣの一実施例を示し、図において、１はｐ型
シリコン基板、２はｎ゛型埋込みミッタ領域、９はｎ０
型コレクタコンタクト領域、ＩＯは絶縁膜、ＩＩＡ−Ｌ
ＩＢはコンタクト窓、１２はア、ノード配線、１３はカ
ソード配線、１４はベース配線、１５はエミッタ配線、
１６はコレクタ配線、１７は電荷反発用電極、Ｄ２はツ
ェナーダイオード、 ＴＮはｎｐｎ トランジスタを示
している。
この図のように、本発明に係るバイポーラ半導体装置の
具備するツェナーダイオードＤ２は、従来同様にｐ型シ
リコン基板１の表面部にガス拡散法等によりｎ゛型埋込
み層２を形成した後、この基板上にｎ型エピタキシャル
層３を戒長し、通常の選択拡散技術により前記エピタキ
シャル層３を貫通してｐ型シリコン基板１内に達するｐ
゛型接合分離領域４を形成してこのエピタキシャル層３
を複数の素子領域に画定分離してなるバイポーラＩＣ用
基板を用い、従来同様にガス拡散法等により例えば硼素
（Ｂ）を導入して、ｎｐｎ トランジスタＴ８が形成さ
れる第１の素子領域Ａ、にｐ型ベース領域７を形成する
際同時に、ツェナーダイオードＤ２が形成される第２の
素子領域Ａ２にｐ型アノード領域５を形成し、次いで従
来通りイオン注入法或いはガス拡散法等により例えば砒
素（Ａｓ）等を導入して、第１の素子領域Ａ１のｐ型ベ
ース領域７内へｎ°型エミッタ領域８をｎ型エビタキ２
シャル層３内にｎ゛型コレクタコンタクト領域９を形成
する際に同時に、第２の素子領域Ａ３のｐ型アノード領
域５内にｎ゛型カソード領域６を形成することによって
ｐ型アノード領域５とｎ゛型カソード領域６の界面にツ
ェナーダイオードＤ２となる高濃度のｐ−ｎ接合が形成
される。
具備するツェナーダイオードＤ２は、従来同様にｐ型シ
リコン基板１の表面部にガス拡散法等によりｎ゛型埋込
み層２を形成した後、この基板上にｎ型エピタキシャル
層３を戒長し、通常の選択拡散技術により前記エピタキ
シャル層３を貫通してｐ型シリコン基板１内に達するｐ
゛型接合分離領域４を形成してこのエピタキシャル層３
を複数の素子領域に画定分離してなるバイポーラＩＣ用
基板を用い、従来同様にガス拡散法等により例えば硼素
（Ｂ）を導入して、ｎｐｎ トランジスタＴ８が形成さ
れる第１の素子領域Ａ、にｐ型ベース領域７を形成する
際同時に、ツェナーダイオードＤ２が形成される第２の
素子領域Ａ２にｐ型アノード領域５を形成し、次いで従
来通りイオン注入法或いはガス拡散法等により例えば砒
素（Ａｓ）等を導入して、第１の素子領域Ａ１のｐ型ベ
ース領域７内へｎ°型エミッタ領域８をｎ型エビタキ２
シャル層３内にｎ゛型コレクタコンタクト領域９を形成
する際に同時に、第２の素子領域Ａ３のｐ型アノード領
域５内にｎ゛型カソード領域６を形成することによって
ｐ型アノード領域５とｎ゛型カソード領域６の界面にツ
ェナーダイオードＤ２となる高濃度のｐ−ｎ接合が形成
される。
そして従来同様の方法により基板の上面を覆う絶縁膜１
０にトランジスタＴＭのベース領域７、エミッタ領域８
、コレクタコンタクト領域９及びツェナーダイオードＤ
２のアノード領域５、カソード領域６のコンタクト窓１
１Ｃ５１１０、１１１！、１１＾、１１Ｂを形成した後
、本発明に係るツェナーダイオードＤ２を有する半導体
装置においては、例えばアルミニウム（＾ｌ）等からな
る第１層の配線層によりトランジスタＴ８のベース配線
１４、エミッタ配線１５、コレクタ配線１６及びツェナ
ーダイオードＤ２のアノード配線１２、カソード配線１
３と共に、ツェナーダイオードＤ２のシリコン基板面に
表出しているｐ−ｎ接合（Ｊ）の端部上に上記配線材料
からなる電荷反発用電極１７が形成配設されてなってい
る。
０にトランジスタＴＭのベース領域７、エミッタ領域８
、コレクタコンタクト領域９及びツェナーダイオードＤ
２のアノード領域５、カソード領域６のコンタクト窓１
１Ｃ５１１０、１１１！、１１＾、１１Ｂを形成した後
、本発明に係るツェナーダイオードＤ２を有する半導体
装置においては、例えばアルミニウム（＾ｌ）等からな
る第１層の配線層によりトランジスタＴ８のベース配線
１４、エミッタ配線１５、コレクタ配線１６及びツェナ
ーダイオードＤ２のアノード配線１２、カソード配線１
３と共に、ツェナーダイオードＤ２のシリコン基板面に
表出しているｐ−ｎ接合（Ｊ）の端部上に上記配線材料
からなる電荷反発用電極１７が形成配設されてなってい
る。
この半導体装置は動作時において、例えばアノード領域
５にＯ■、カソード領域６に６ｖが印加されるが、電荷
反発用電極１７下部の絶縁膜１０の厚さが３０００〜６
０００人程度になる本実成心の場合には、この電荷反発
用電極１７にアノードより僅かに高電位の＋１ｖ〜＋２
ｖ程度の電位を印加しておくことによって、図に示され
るように接合（Ｊ）の端部近傍で発生して絶縁膜１０に
注入された大部分のホットホール（＋）は蓄積されずに
上記電荷反発用電極１７の電位によって反発されてアノ
ード領域５に弾き出され、絶縁膜ｌＯの電位上昇の速度
は極端に遅くなる。
５にＯ■、カソード領域６に６ｖが印加されるが、電荷
反発用電極１７下部の絶縁膜１０の厚さが３０００〜６
０００人程度になる本実成心の場合には、この電荷反発
用電極１７にアノードより僅かに高電位の＋１ｖ〜＋２
ｖ程度の電位を印加しておくことによって、図に示され
るように接合（Ｊ）の端部近傍で発生して絶縁膜１０に
注入された大部分のホットホール（＋）は蓄積されずに
上記電荷反発用電極１７の電位によって反発されてアノ
ード領域５に弾き出され、絶縁膜ｌＯの電位上昇の速度
は極端に遅くなる。
そのため、従来の構造において４０時間の動作で０．５
ｖ程度生じていたツェナー電圧の上昇が、この実施例の
構造においては殆ど上昇が認められない程度に減少した
。
ｖ程度生じていたツェナー電圧の上昇が、この実施例の
構造においては殆ど上昇が認められない程度に減少した
。
第２図に示したのは、本発明に係るツェナーダイオード
を具備した多層配線構造のバイポーラＩＣにおける実施
例を示しており、図中の１８は眉間絶縁膜、１１７は電
荷反発用電極、その他の符号は第１図と同一対象物を示
している。
を具備した多層配線構造のバイポーラＩＣにおける実施
例を示しており、図中の１８は眉間絶縁膜、１１７は電
荷反発用電極、その他の符号は第１図と同一対象物を示
している。
この構造においては、下層の配線１２．１３．１４．１
５．１６等が形成された基板上にＰＳＧ等からなる眉間
絶縁膜１８が形成され、この眉間絶縁膜１８上に１１７
が層間絶縁膜１８上に形成される図示されない上層配線
と同時に形成配設されてなっている。
５．１６等が形成された基板上にＰＳＧ等からなる眉間
絶縁膜１８が形成され、この眉間絶縁膜１８上に１１７
が層間絶縁膜１８上に形成される図示されない上層配線
と同時に形成配設されてなっている。
この構造においては、電荷反発用電極１１７とｐ−ｎ接
合（、Ｊ）の端部との間に介在する絶縁膜ｌ０１１８の
合計の厚さが１．５〜２μｍ程度になるので、電荷反発
用電極１１７にはツェナーダイオードＤｚのカソード電
圧に近い＋４ｖ〜＋６ｖの正電位が印加され、これによ
って前記実施例と同様に長時間動作時のツェナー電圧の
上昇を抑えることが可能になる。
合（、Ｊ）の端部との間に介在する絶縁膜ｌ０１１８の
合計の厚さが１．５〜２μｍ程度になるので、電荷反発
用電極１１７にはツェナーダイオードＤｚのカソード電
圧に近い＋４ｖ〜＋６ｖの正電位が印加され、これによ
って前記実施例と同様に長時間動作時のツェナー電圧の
上昇を抑えることが可能になる。
なお本発明に係るツェナーダイオードを具備する半導体
装置はバイポーラ型半導体装置に限られるものではない
。
装置はバイポーラ型半導体装置に限られるものではない
。
以上説明のように本発明によれば、半導体ＩＣに具備せ
しめられ基準電圧発生用に用いられるツェナーダイオー
ドの長時間動作におけるツェナー電圧の上昇幅を大幅に
縮小することができる。
しめられ基準電圧発生用に用いられるツェナーダイオー
ドの長時間動作におけるツェナー電圧の上昇幅を大幅に
縮小することができる。
従って基準電圧の上昇による半導体ＩＣの性能劣化が抑
止され半導体ＩＣの信頼度寿命が向上する。
止され半導体ＩＣの信頼度寿命が向上する。
第１図は本発明の一実施例の模式側断面図、第２図は本
発明の他の実施例の模式側断面図、第３図は従来構造の
模式側断面図 である。 図において、 ｌはｐ型シリコン基板、 ２はｎ゛型埋込み層、３はｎ
型エピタキシャル層、 ４はｐ゛型接合分離領域、 ５はｐ型アノード領域、 ６はｎ゛型カソード領域、７はＰ型ベース領域、８はｎ
９型エミツタ領域、 ９はｎ゛型コレクタコンタクト領域、 １０は絶縁膜、 １１Ａ〜ＬＩＥはコンタクト窓、 １２はアノード配線、 １３はカソード配線、１
４はベース配線、 １５はエミッタ配線、１６は
コレクタ配線、 １７．１１７は電荷反発用電極、 １８は眉間絶縁膜、 Ｊはｐ−ｎ接合、Ｄ２はツ
ェナーダイオード、 ＴＮはｎｐｎ トランジスタ を示す。 従来４翼直のａ武σり断面図 第
発明の他の実施例の模式側断面図、第３図は従来構造の
模式側断面図 である。 図において、 ｌはｐ型シリコン基板、 ２はｎ゛型埋込み層、３はｎ
型エピタキシャル層、 ４はｐ゛型接合分離領域、 ５はｐ型アノード領域、 ６はｎ゛型カソード領域、７はＰ型ベース領域、８はｎ
９型エミツタ領域、 ９はｎ゛型コレクタコンタクト領域、 １０は絶縁膜、 １１Ａ〜ＬＩＥはコンタクト窓、 １２はアノード配線、 １３はカソード配線、１
４はベース配線、 １５はエミッタ配線、１６は
コレクタ配線、 １７．１１７は電荷反発用電極、 １８は眉間絶縁膜、 Ｊはｐ−ｎ接合、Ｄ２はツ
ェナーダイオード、 ＴＮはｎｐｎ トランジスタ を示す。 従来４翼直のａ武σり断面図 第
Claims (1)
- 【特許請求の範囲】 端部が半導体基板の表面に露出したｐ−ｎ接合と、該ｐ
−ｎ接合の表出端部上に絶縁膜を介して配設された電極
とを有し、 該電極にｐ型領域に対して正の電位が印加されてなるツ
ェナーダイオードを具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22363489A JPH0388371A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22363489A JPH0388371A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0388371A true JPH0388371A (ja) | 1991-04-12 |
Family
ID=16801269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22363489A Pending JPH0388371A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0388371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
| US11515208B2 (en) | 2018-02-16 | 2022-11-29 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and semiconductor apparatus |
-
1989
- 1989-08-31 JP JP22363489A patent/JPH0388371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
| US11515208B2 (en) | 2018-02-16 | 2022-11-29 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and semiconductor apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3313431B2 (ja) | モノリシック単方向保護ダイオード | |
| US5710442A (en) | Semiconductor device and method of manufacturing same | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| KR950034864A (ko) | 발광 다이오드 장치와 그 장치의 제조방법 | |
| GB2144267A (en) | Improvements in or relating to semiconductor overvoltage suppressors | |
| EP0077004B1 (en) | Semiconductor rectifier diode | |
| JPH07169963A (ja) | 集積化アクティブクランプ構体 | |
| US5077590A (en) | High voltage semiconductor device | |
| JPH0795565B2 (ja) | 相補型ｍｉｓ集積回路の静電気保護装置 | |
| JPH10144937A (ja) | 表面ブレークダウン双方向ブレークオーバ保護部品 | |
| JPH0388371A (ja) | 半導体装置 | |
| JPH07221326A (ja) | プレーナ型半導体素子 | |
| US6919588B1 (en) | High-voltage silicon controlled rectifier structure with improved punch through resistance | |
| JPH08130318A (ja) | 高耐圧ダイオード及びその製造方法 | |
| JP3297087B2 (ja) | 高耐圧半導体装置 | |
| EP0107773B1 (en) | Thyristor with turn-off capability | |
| JPH10335634A (ja) | 基本コンポーネントを分離するための絶縁壁 | |
| JP2557818B2 (ja) | 逆導通ゲ−トタ−ンオフサイリスタ装置 | |
| JP4275763B2 (ja) | フィールドプレートを採用した電力用半導体素子及びその製造方法 | |
| US5962878A (en) | Surge protection device and method of fabricating the same | |
| US5986327A (en) | Bipolar type diode | |
| JPH03185870A (ja) | 半導体装置 | |
| KR100317604B1 (ko) | 쇼트키 베리어 다이오드 및 그 제조방법 | |
| JPH10242456A (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JPH08172180A (ja) | ４領域（ｐｎｐｎ）半導体デバイスおよびその製造方法 |