JPH05218459A - モノリシック単方向保護ダイオード - Google Patents
モノリシック単方向保護ダイオードInfo
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- JPH05218459A JPH05218459A JP4306759A JP30675992A JPH05218459A JP H05218459 A JPH05218459 A JP H05218459A JP 4306759 A JP4306759 A JP 4306759A JP 30675992 A JP30675992 A JP 30675992A JP H05218459 A JPH05218459 A JP H05218459A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】
【目的】 従来のダイオードと保護ダイオードを統合し
て、低キャパシタンス保護構成要素を得ることを可能に
する。 【構成】 モノリック単方向保護ダイオードはP型の低
くドープされた半導体基板(1)内に形成される。保護
ダイオードは基板の上面に平均ドーピングレベルを有す
る第1および第2のN型ウェル(4、5)と、第1のウ
ェルの表面に第1の高くドープされたP領域(6)と、
第2のウェルの表面に第2の極めて高くドープされたN
領域(7)と、第1のウェルと横方向に接触する第3の
極めて高くドープされたN領域(9)と、第3の領域の
下面の部分下に第4の高くされたP領域(10)と、第
1のダイオード端子を構成する、第1および第2の領域
の表面と接触する第1のメタライゼーション(11)
と、第4の領域および第2のウェルまで延びるP型領域
に結合され、ダイオードの第2の端子を構成する第2の
メタライゼーション(12)とを含む。
て、低キャパシタンス保護構成要素を得ることを可能に
する。 【構成】 モノリック単方向保護ダイオードはP型の低
くドープされた半導体基板(1)内に形成される。保護
ダイオードは基板の上面に平均ドーピングレベルを有す
る第1および第2のN型ウェル(4、5)と、第1のウ
ェルの表面に第1の高くドープされたP領域(6)と、
第2のウェルの表面に第2の極めて高くドープされたN
領域(7)と、第1のウェルと横方向に接触する第3の
極めて高くドープされたN領域(9)と、第3の領域の
下面の部分下に第4の高くされたP領域(10)と、第
1のダイオード端子を構成する、第1および第2の領域
の表面と接触する第1のメタライゼーション(11)
と、第4の領域および第2のウェルまで延びるP型領域
に結合され、ダイオードの第2の端子を構成する第2の
メタライゼーション(12)とを含む。
Description
【0001】
【技術分野】この発明は保護ダイオードに関するもので
あり、より特定的には低電圧保護ダイオードに関するも
のである。
あり、より特定的には低電圧保護ダイオードに関するも
のである。
【0002】
【背景技術】単方向保護ダイオードZ1(図1(A))
は、電圧があらかじめ定められたしきい値を上回らない
限り、電流が順方向に(その端子BおよびAの間を)流
れることを許容し、かつ逆方向の電流を(その端子Aお
よびBの間で)妨げる構成要素である。両方向ダイオー
ドZ2(図2(A))は、これらの端子にかかる電圧が
あらかじめ定められたしきい値を上回らないときだけ、
電流がその端子CおよびD、またはDおよびCを通って
流れることを許容する構成要素である。
は、電圧があらかじめ定められたしきい値を上回らない
限り、電流が順方向に(その端子BおよびAの間を)流
れることを許容し、かつ逆方向の電流を(その端子Aお
よびBの間で)妨げる構成要素である。両方向ダイオー
ドZ2(図2(A))は、これらの端子にかかる電圧が
あらかじめ定められたしきい値を上回らないときだけ、
電流がその端子CおよびD、またはDおよびCを通って
流れることを許容する構成要素である。
【0003】このようなダイオードは、保護されるべき
回路上に並列に配設され、異常な電圧の急上昇が起こる
ときだけ作動する。従って、電源の状態が正常な間、ま
たは正常な回路の作動状態の下で、ダイオードは回路動
作を損なってはならない。しかし、低電圧保護ダイオー
ドはその端子の間で相対的に高いキャパシタンスを有す
ることが既知である。実際、ダイオードにかかるキャキ
パシタンスは、このダイオードの有益な接合面に比例し
て、かつ接合においてもっとも少なくドープされた層の
ドーピングレベルと指数関数的に増加する。実際に保護
ダイオードの場合、もし約5ないし10ボルトの範囲の
相対的に低い降伏電圧を得ることが所望されると、最も
少なくドープされた層のドーピングレベルは高くなけれ
ばならず(約1ないし5 1018原子/cm3 )、した
がってダイオードのキャパシタンスは不可避的に高い。
たとえば、約5ボルトの降伏電圧を有する低電圧保護ダ
イオードは約5000pF/mm2 のキャパシタンスを
有する。その保護関数条件を満たすために、この型の構
成要素の表面が0.5mm2 を下回ることはめったにな
くそれによって2500pFキャパシタンスとなる。こ
の相対的に高い値は保護されるべき回路の動作を損なう
傾向がある。
回路上に並列に配設され、異常な電圧の急上昇が起こる
ときだけ作動する。従って、電源の状態が正常な間、ま
たは正常な回路の作動状態の下で、ダイオードは回路動
作を損なってはならない。しかし、低電圧保護ダイオー
ドはその端子の間で相対的に高いキャパシタンスを有す
ることが既知である。実際、ダイオードにかかるキャキ
パシタンスは、このダイオードの有益な接合面に比例し
て、かつ接合においてもっとも少なくドープされた層の
ドーピングレベルと指数関数的に増加する。実際に保護
ダイオードの場合、もし約5ないし10ボルトの範囲の
相対的に低い降伏電圧を得ることが所望されると、最も
少なくドープされた層のドーピングレベルは高くなけれ
ばならず(約1ないし5 1018原子/cm3 )、した
がってダイオードのキャパシタンスは不可避的に高い。
たとえば、約5ボルトの降伏電圧を有する低電圧保護ダ
イオードは約5000pF/mm2 のキャパシタンスを
有する。その保護関数条件を満たすために、この型の構
成要素の表面が0.5mm2 を下回ることはめったにな
くそれによって2500pFキャパシタンスとなる。こ
の相対的に高い値は保護されるべき回路の動作を損なう
傾向がある。
【0004】この問題を解決するために、先行技術にお
いてさまざまな接続に従って単純な従来の整流ダイオー
ドを保護ダイオードに統合することが提案されてきた。
これらのさまざまな接続はすべて欠点を呈し、モノリシ
ック保護構成要素を実現することを今まで可能にしなか
った。
いてさまざまな接続に従って単純な従来の整流ダイオー
ドを保護ダイオードに統合することが提案されてきた。
これらのさまざまな接続はすべて欠点を呈し、モノリシ
ック保護構成要素を実現することを今まで可能にしなか
った。
【0005】
【発明の概要】この発明の目的は、従来のダイオードに
保護ダイオードを統合して、低キャパシタンス保護構成
要素を得ることを可能にすることである。
保護ダイオードを統合して、低キャパシタンス保護構成
要素を得ることを可能にすることである。
【0006】この発明のより特定的な目的は、モノリシ
ック構成要素の形式で低キャパシタンス保護ダイオード
と同等のダイオードを統合することである。
ック構成要素の形式で低キャパシタンス保護ダイオード
と同等のダイオードを統合することである。
【0007】この目的および他の目的を達成するため
に、この発明は低いドーピングレベルを有する第1の導
電型の半導体基板に形成されるモノリシック単方向保護
ダイオードを提供し、このダイオードは平均ドーピング
レベルを有する第2の導電型の第1および第2のウェル
と、第1のウェルの表面に高いドーピングレベルを有す
る第1の導電型の第1の領域と、第2のウェルの表面に
極めて高いドーピングレベルを有する第2の導電型の第
2の領域と、第1のウェルと接触する極めて高いドーピ
ングレベルを有する第2の導電型の第3の領域と、第3
の領域の下面下に高いドーピングレベルを有する第1の
導電型の第4の領域と、第1および第2の領域の表面と
接触して第1のダイオードの端子を構成する第1のメタ
ライゼーションと、第4の領域および第2のウェルまで
延びる第1の導電型の範囲に結合され、ダイオードの第
2の端子を構成する第2のメタライゼーションとを含
む。
に、この発明は低いドーピングレベルを有する第1の導
電型の半導体基板に形成されるモノリシック単方向保護
ダイオードを提供し、このダイオードは平均ドーピング
レベルを有する第2の導電型の第1および第2のウェル
と、第1のウェルの表面に高いドーピングレベルを有す
る第1の導電型の第1の領域と、第2のウェルの表面に
極めて高いドーピングレベルを有する第2の導電型の第
2の領域と、第1のウェルと接触する極めて高いドーピ
ングレベルを有する第2の導電型の第3の領域と、第3
の領域の下面下に高いドーピングレベルを有する第1の
導電型の第4の領域と、第1および第2の領域の表面と
接触して第1のダイオードの端子を構成する第1のメタ
ライゼーションと、第4の領域および第2のウェルまで
延びる第1の導電型の範囲に結合され、ダイオードの第
2の端子を構成する第2のメタライゼーションとを含
む。
【0008】この発明の実施例に従って、基板の下面は
第1の導電型のオーバードープされた層を含み、第2の
メタライゼーションはこの下面に接触する。
第1の導電型のオーバードープされた層を含み、第2の
メタライゼーションはこの下面に接触する。
【0009】この発明の実施例に従って、第1の導電型
はP型である。この発明の実施例に従って、第2および
第3の領域は単一のドーピングステップから生じる。
はP型である。この発明の実施例に従って、第2および
第3の領域は単一のドーピングステップから生じる。
【0010】この発明の実施例に従って、第1および第
4の領域は第2および第3の領域のドーピングステップ
の前に行なわれる単一のドーピングステップから生じ
る。
4の領域は第2および第3の領域のドーピングステップ
の前に行なわれる単一のドーピングステップから生じ
る。
【0011】この発明はさらに前述の単方向保護ダイオ
ードの一つに類似する2つの対称的半導体構造を統合す
るモノリシック両方向ダイオードを提供し、第3および
第4の領域はこれらの2つの構造に共通である。両方向
ダイオードは単方向ダイオードの第1のメタライゼーシ
ョンに対応する2つの対称的メタライゼーションを含
む。
ードの一つに類似する2つの対称的半導体構造を統合す
るモノリシック両方向ダイオードを提供し、第3および
第4の領域はこれらの2つの構造に共通である。両方向
ダイオードは単方向ダイオードの第1のメタライゼーシ
ョンに対応する2つの対称的メタライゼーションを含
む。
【0012】この発明の実施例にしたがって、第1およ
び第2のウェルの深い部分は、たとえば金またはプラチ
ナ拡散から生じる少数キャリヤの寿命を下げるための手
段を含む。
び第2のウェルの深い部分は、たとえば金またはプラチ
ナ拡散から生じる少数キャリヤの寿命を下げるための手
段を含む。
【0013】この発明に従った両方向保護ダイオードの
さらなる利点はその低いダイナミックキャパシタンスで
ある。構成要素に含まれる保護ダイオードは常に同方向
にバイアスされ、したがってもし構成要素にかかる電圧
極性が変化すると、構成要素のしきい値電圧を上回らず
に、構成要素の電荷は常に同じ極性を有する。
さらなる利点はその低いダイナミックキャパシタンスで
ある。構成要素に含まれる保護ダイオードは常に同方向
にバイアスされ、したがってもし構成要素にかかる電圧
極性が変化すると、構成要素のしきい値電圧を上回らず
に、構成要素の電荷は常に同じ極性を有する。
【0014】この発明の前述および他の目的、特徴、局
面および利点は添付の図面に関連して行なわれるこの発
明の以下の詳細な説明から明らかになるであろう。
面および利点は添付の図面に関連して行なわれるこの発
明の以下の詳細な説明から明らかになるであろう。
【0015】
【発明を実行するためのベストモード】半導体構造の断
面図である図3および図4において、従来行なわれてい
るように、層の厚さおよび横方向の寸法は図面を読み易
く、かつ認識しやすくするために一定の比率に拡大して
描かれていないことが注目されるであろう。当業者は流
れるべき電流の関数として選択されるべき従来の層の厚
さおよび寸法と、所望のキャパシタンスとが分かる。
面図である図3および図4において、従来行なわれてい
るように、層の厚さおよび横方向の寸法は図面を読み易
く、かつ認識しやすくするために一定の比率に拡大して
描かれていないことが注目されるであろう。当業者は流
れるべき電流の関数として選択されるべき従来の層の厚
さおよび寸法と、所望のキャパシタンスとが分かる。
【0016】図1(B)は図1(A)の保護ダイオード
(またはアバランシェダイオード、もしくはツェナーダ
イオード)と同じ機能を有するダイオードのアセンブリ
を示す。このダイオード接続は端子AおよびBの間にダ
イオードZ1に対応するツェナーダイオードZに上から
下へ接続されたダイオードD1と、端子AおよびBの間
に接続され、かつダイオードD1に関して逆バイアスさ
れたダイオードD2とを含む。したがって、端子Bが端
子Aに関して正になるとき、電流はダイオードZ1を順
方向に流れたようにダイオードD2を流れる。端子Aが
端子Bに関して正になるとき、ダイオードD2はダイオ
ードZと同様に逆バイアスされる。端子Aがダイオード
D1の順方向電圧降下(約0.6ないし0.7ボルト)
だけ増加されたダイオードZのアバランシェ電圧に等し
い値に対応する、端子Bの電圧より高い正の電圧を有す
るときだけ、電流はダイオードD1およびZを流れ、端
子AおよびBの間に配設される装置を保護する。この回
路は図1(A)の回路と同じ機能を有する。しかし、ダ
イオードD1およびD2は極めて高いアバランシェ電圧
を有する従来の整流ダイオードであるため、それらのキ
ャパシタンスはたとえば約0.1ないし0.5pFのよ
うに極めて低い。ダイオードZのキャパシタンスはダイ
オードD1のものに関して極めて高いので、2つのダイ
オードの連続接続はダイオードD1のものと実質的に等
しいキャパシタンスを与え、端子AおよびBの間のキャ
パシタンス全体はダイオードD1およびD2のキャパシ
タンスの合計と実質的に等しい。したがって、数千pF
の代わりに約0.1ないし0.5pFのキャパシタンス
を有する保護構成要素が得られる。
(またはアバランシェダイオード、もしくはツェナーダ
イオード)と同じ機能を有するダイオードのアセンブリ
を示す。このダイオード接続は端子AおよびBの間にダ
イオードZ1に対応するツェナーダイオードZに上から
下へ接続されたダイオードD1と、端子AおよびBの間
に接続され、かつダイオードD1に関して逆バイアスさ
れたダイオードD2とを含む。したがって、端子Bが端
子Aに関して正になるとき、電流はダイオードZ1を順
方向に流れたようにダイオードD2を流れる。端子Aが
端子Bに関して正になるとき、ダイオードD2はダイオ
ードZと同様に逆バイアスされる。端子Aがダイオード
D1の順方向電圧降下(約0.6ないし0.7ボルト)
だけ増加されたダイオードZのアバランシェ電圧に等し
い値に対応する、端子Bの電圧より高い正の電圧を有す
るときだけ、電流はダイオードD1およびZを流れ、端
子AおよびBの間に配設される装置を保護する。この回
路は図1(A)の回路と同じ機能を有する。しかし、ダ
イオードD1およびD2は極めて高いアバランシェ電圧
を有する従来の整流ダイオードであるため、それらのキ
ャパシタンスはたとえば約0.1ないし0.5pFのよ
うに極めて低い。ダイオードZのキャパシタンスはダイ
オードD1のものに関して極めて高いので、2つのダイ
オードの連続接続はダイオードD1のものと実質的に等
しいキャパシタンスを与え、端子AおよびBの間のキャ
パシタンス全体はダイオードD1およびD2のキャパシ
タンスの合計と実質的に等しい。したがって、数千pF
の代わりに約0.1ないし0.5pFのキャパシタンス
を有する保護構成要素が得られる。
【0017】図2(B)は、図2(A)の保護ダイオー
ドZ2に対応する両方向保護ダイオードを示す。この装
置は端子CおよびDの間にダイオードブリッジD1−D
4を含む。ブリッジの対角線に保護ダイオードZが挿入
される。ダイオードZはダイオードの2つの順方向電圧
降下を引いた二重保護ダイオードZ2のアバランシェ電
圧に等しいアバランシェ電圧を有さねばならない。実際
この回路において、もしいずれの方向でも、一方の端子
の電圧が、ダイオードの2つの準方向電圧降下だけ増加
したダイオードZのアバランシェ電圧に等しい値だけ、
他方の端子の電圧より高ければ、電流は端子CおよびD
の間を流れる。もし端子Cが正であれば、電流はダイオ
ードD1、Z、およびD4を流れる。もし端子Dが正で
あれば、電流はダイオードD3、ZおよびD2を流れ
る。いずれの場合も、ダイオードZは同じ方向にバイア
スされ、したがって電圧方向が変化するとき、容量性電
荷はこのダイオードの一方の端子から他方の端子へ転送
されない。したがって、この接続によって著しいダイナ
ミックキャパシタンス効果は生じない。
ドZ2に対応する両方向保護ダイオードを示す。この装
置は端子CおよびDの間にダイオードブリッジD1−D
4を含む。ブリッジの対角線に保護ダイオードZが挿入
される。ダイオードZはダイオードの2つの順方向電圧
降下を引いた二重保護ダイオードZ2のアバランシェ電
圧に等しいアバランシェ電圧を有さねばならない。実際
この回路において、もしいずれの方向でも、一方の端子
の電圧が、ダイオードの2つの準方向電圧降下だけ増加
したダイオードZのアバランシェ電圧に等しい値だけ、
他方の端子の電圧より高ければ、電流は端子CおよびD
の間を流れる。もし端子Cが正であれば、電流はダイオ
ードD1、Z、およびD4を流れる。もし端子Dが正で
あれば、電流はダイオードD3、ZおよびD2を流れ
る。いずれの場合も、ダイオードZは同じ方向にバイア
スされ、したがって電圧方向が変化するとき、容量性電
荷はこのダイオードの一方の端子から他方の端子へ転送
されない。したがって、この接続によって著しいダイナ
ミックキャパシタンス効果は生じない。
【0018】出願者は図1(B)および2(B)に示さ
れる回路が相対的に単純な構造を有するモノリシック半
導体回路に組み込まれ得ることに注目した。
れる回路が相対的に単純な構造を有するモノリシック半
導体回路に組み込まれ得ることに注目した。
【0019】図3は図1(B)の回路のモノリシック集
積モードを示す。図3の半導体構造において、能動的役
割を有する接合の部分に図1(B)のダイオードD1、
D2、およびZの記号が重畳される。
積モードを示す。図3の半導体構造において、能動的役
割を有する接合の部分に図1(B)のダイオードD1、
D2、およびZの記号が重畳される。
【0020】この構造はP型基板1を含む。従来行なわ
れているように、基板1はP+ ドープされたシリコン層
2上に形成されることができ、その上で基板1がエピタ
キシャル成長によって得られる。基板1内に2つのN型
ウェル4および5がそれぞれ形成される。ウェル4内に
P+ 領域6が形成される。ウェル5内にN+ 領域7が形
成される。Nウェル4の側面に、かつそれと横方向に接
触するようにN+ 領域9が形成され、その部分の下にあ
るのがP+ 領域10である。領域10はウェル4と接触
せずに領域N+ 下に設けられる。P+ 領域6およびN+
領域7の上面は図1(B)の端子Aを形成するメタライ
ゼーション11を介して相互接続される。半導体構造の
下面も端子Bを与えるメタライゼーション12によって
コーティングされる。絶縁層13は半導体構造の上面を
コーティングし、そこでメタライゼーション11はこの
構造と接触しない。
れているように、基板1はP+ ドープされたシリコン層
2上に形成されることができ、その上で基板1がエピタ
キシャル成長によって得られる。基板1内に2つのN型
ウェル4および5がそれぞれ形成される。ウェル4内に
P+ 領域6が形成される。ウェル5内にN+ 領域7が形
成される。Nウェル4の側面に、かつそれと横方向に接
触するようにN+ 領域9が形成され、その部分の下にあ
るのがP+ 領域10である。領域10はウェル4と接触
せずに領域N+ 下に設けられる。P+ 領域6およびN+
領域7の上面は図1(B)の端子Aを形成するメタライ
ゼーション11を介して相互接続される。半導体構造の
下面も端子Bを与えるメタライゼーション12によって
コーティングされる。絶縁層13は半導体構造の上面を
コーティングし、そこでメタライゼーション11はこの
構造と接触しない。
【0021】ダイオードD1、D2、およびZは半導体
構造および図1(B)の図面との間の等価性を示すため
に表わされる。この構造は製造が特に簡単であることが
理解される。実際、2つのN型ウェル4および5は(拡
散、または注入による)単一のドーピングステップから
生じる。次に、P+ 層6および10とN+ 領域7および
9が別々に、または同時に形成される。この構造の唯一
の臨界のドーピングは保護ダイオードのアバランシェ電
圧を決定するP+ 領域10とN+ 領域9との間の界面に
存在するドーピングである。
構造および図1(B)の図面との間の等価性を示すため
に表わされる。この構造は製造が特に簡単であることが
理解される。実際、2つのN型ウェル4および5は(拡
散、または注入による)単一のドーピングステップから
生じる。次に、P+ 層6および10とN+ 領域7および
9が別々に、または同時に形成される。この構造の唯一
の臨界のドーピングは保護ダイオードのアバランシェ電
圧を決定するP+ 領域10とN+ 領域9との間の界面に
存在するドーピングである。
【0022】例示によって、基板1は約1015原子/c
m3 のドーピングレベルを有し得る。Nウェル4および
5は、N領域4とP+ 領域6との間の界面でNウェルの
ドーピングレベルが約1016原子/cm3 になるような
拡散から生じる。P+ 領域10はN+ 領域9とのその界
面でそのドーピングレベルが約1018原子/cm3 (こ
の値は所望のアバランシェ電圧の関数として選択され
る)になるように形成される。N+ 領域は従来のように
約1020原子/cm3 の高いドーピングレベルを有す
る。
m3 のドーピングレベルを有し得る。Nウェル4および
5は、N領域4とP+ 領域6との間の界面でNウェルの
ドーピングレベルが約1016原子/cm3 になるような
拡散から生じる。P+ 領域10はN+ 領域9とのその界
面でそのドーピングレベルが約1018原子/cm3 (こ
の値は所望のアバランシェ電圧の関数として選択され
る)になるように形成される。N+ 領域は従来のように
約1020原子/cm3 の高いドーピングレベルを有す
る。
【0023】従来行なわれているように、P+ ストップ
チャネル領域14は各N型領域の両側に設けられ得る。
チャネル領域14は各N型領域の両側に設けられ得る。
【0024】この構造にはP+ 領域6、Nウェル4およ
び基板1によって構成される寄生トランジスタが存在し
得ることが注目されるべきである。各種の従来の手段が
このトランジスタの利得を制限するために使用され得
る。たとえば、N領域における少数キャリヤの寿命が
金、またはプラチナドーピングによって短縮され得る。
び基板1によって構成される寄生トランジスタが存在し
得ることが注目されるべきである。各種の従来の手段が
このトランジスタの利得を制限するために使用され得
る。たとえば、N領域における少数キャリヤの寿命が
金、またはプラチナドーピングによって短縮され得る。
【0025】図4はモノリシック構成要素の形式の図2
(B)の回路の実施例を示す。ダイオードD1、D2、
およびZを構成するこの構造の右部分はまったく図3の
構造に対応する。図4の左部分はダイオードD3、D
4、およびZを構成する。各対応構成要素は右部分のよ
うに、′を付けられた同一の参照番号によって指定さ
れ、右部分から対称的に演繹される。この実施例におい
て、基板の下面には接触が設けられず、構成要素の端子
は2つのメタライゼーション11および11′によって
形成される。この対称が与えられるので、図4をより詳
細に説明する必要はない。
(B)の回路の実施例を示す。ダイオードD1、D2、
およびZを構成するこの構造の右部分はまったく図3の
構造に対応する。図4の左部分はダイオードD3、D
4、およびZを構成する。各対応構成要素は右部分のよ
うに、′を付けられた同一の参照番号によって指定さ
れ、右部分から対称的に演繹される。この実施例におい
て、基板の下面には接触が設けられず、構成要素の端子
は2つのメタライゼーション11および11′によって
形成される。この対称が与えられるので、図4をより詳
細に説明する必要はない。
【0026】当業者に明らかなように、さまざまな修正
が上に開示された好ましい実施例へ行なわれることがで
きる。図3はこの発明の好ましい実施例を示すが、たと
えば同じ半導体基板に形成される他の構成要素との互換
性を説明するために、すべての導電型を反転させて同一
の構造を組立てることが可能である。
が上に開示された好ましい実施例へ行なわれることがで
きる。図3はこの発明の好ましい実施例を示すが、たと
えば同じ半導体基板に形成される他の構成要素との互換
性を説明するために、すべての導電型を反転させて同一
の構造を組立てることが可能である。
【0027】図5および図6の斜視図に概略的に示され
るように、いくつかの電極A1 、A 2 …An を有するい
くつかの単方向保護ダイオード(図5)、またはいくつ
かの電極C1 、C2 …Cn 、およびD1 D2 …Dn を有
するいくつかの両方向保護ダイオード(図6)が同じ基
板上に配設され得る。
るように、いくつかの電極A1 、A 2 …An を有するい
くつかの単方向保護ダイオード(図5)、またはいくつ
かの電極C1 、C2 …Cn 、およびD1 D2 …Dn を有
するいくつかの両方向保護ダイオード(図6)が同じ基
板上に配設され得る。
【図1】(A)は、単方向保護ダイオードのために使用
される従来の記号を示す図であり、(B)は、単方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
される従来の記号を示す図であり、(B)は、単方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
【図2】(A)は、両方向保護ダイオードのために使用
される従来の記号を示す図であり、(B)は、両方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
される従来の記号を示す図であり、(B)は、両方向低
キャパシタンス保護ダイオードに対応するダイオード構
造を示す図である。
【図3】この発明に従った低キャパシタンス単方向保護
構成要素の実施例を示す図である。
構成要素の実施例を示す図である。
【図4】この発明に従った低キャパシタンス両方向保護
構成要素の実施例を示す図である。
構成要素の実施例を示す図である。
【図5】この発明に従ったダイオードのアセンブリの上
面図である。
面図である。
【図6】この発明に従ったダイオードのアセンブリの上
面図である。
面図である。
4、5:ウェル 6、7、9、10:ドープされた領域 11、12、:メタライゼーション
Claims (8)
- 【請求項1】 低くドープされた第1の導電型の半導体
基板(1)内に形成されるモノリシック単方向保護ダイ
オードであって、基板の上面に、 平均ドーピングレベルを有する第2の導電型の第1およ
び第2のウェル(4、5)と、 第1のウェルの表面に、第1の導電型の第1の高くドー
プされた領域(6)と、 第2のウェルの表面に、第2の導電型の第2の極めて高
くドープされた領域(7)と、 第1のウェルと横方向に接触する第2の導電型の第3の
極めて高くドープされた領域(9)と、 第3の領域の下面の部分下に第1の導電型の第4の高く
ドープされた領域(10)と、 第1および第2の領域の表面と接触してダイオードの第
1の端子を構成する第1のメタライゼーション(11)
と、 前記第4の領域および前記第2のウェルまで延びる第1
の導電型の領域に結合され、ダイオードの第2の端子を
構成する第2のメタライゼーション(12)とを含む、
モノリシック単方向保護ダイオード。 - 【請求項2】 基板の下面は第1の導電型のオーバード
ープされた層(2)を含み、前記第2のメタライゼーシ
ョン(12)は前記下面と接触する、請求項1に記載の
モノリシック単方向保護ダイオード。 - 【請求項3】 前記第1の導電型はP型である、請求項
1に記載のモノリシック単方向保護ダイオード。 - 【請求項4】 前記第2および第3の領域は単一のドー
ピングステップから生じる、請求項1に記載のモノリシ
ック単方向保護ダイオード。 - 【請求項5】 前記第1および第4の領域は第2および
第3の領域のドーピングステップに先立って行なわれる
単一のドーピングステップから生じる、請求項3に記載
のモノリシック単方向保護ダイオード。 - 【請求項6】 第3および第4の領域は両方の構造に共
通であり、前記第1のメタライゼーションに対応する2
つの対称的メタライゼーションを含む、請求項1のもの
に類似する2つの対称的半導体構造を統合するモノリシ
ック両方向保護ダイオード。 - 【請求項7】 第1および第2のウェルの深い部分は少
数キャリヤの寿命を縮めるための手段を含む、請求項1
ないし6のいずれかに記載の保護ダイオード。 - 【請求項8】 前記手段は金、プラチナ拡散から生じ
る、請求項7に記載の保護ダイオード。
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FR2770341B1 (fr) * | 1997-10-24 | 2000-01-14 | Sgs Thomson Microelectronics | Dispositif de protection contre des decharges electrostatiques a faible niveau de seuil |
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- 1991-11-18 FR FR9114446A patent/FR2683947B1/fr not_active Expired - Fee Related
-
1992
- 1992-11-13 DE DE69207732T patent/DE69207732T2/de not_active Expired - Fee Related
- 1992-11-13 EP EP92420414A patent/EP0543742B1/fr not_active Expired - Lifetime
- 1992-11-17 JP JP30675992A patent/JP3313431B2/ja not_active Expired - Fee Related
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1994
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