JPH0685436B2 - 両方向サイリスタ - Google Patents
両方向サイリスタInfo
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- JPH0685436B2 JPH0685436B2 JP2010684A JP1068490A JPH0685436B2 JP H0685436 B2 JPH0685436 B2 JP H0685436B2 JP 2010684 A JP2010684 A JP 2010684A JP 1068490 A JP1068490 A JP 1068490A JP H0685436 B2 JPH0685436 B2 JP H0685436B2
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- Japan
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- semiconductor layer
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- voltage
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はPNPNP（NPNPN）両方向サイリスタ、特に耐圧
（VBOの低圧化と静電容量の低減化に関するものであ
る。
（VBOの低圧化と静電容量の低減化に関するものであ
る。
（従来の技術） 第１図（ａ）に示す如く基準構造をもつ両方向サイリス
タ、即ちＰ型半導体基板の両面にN1層とN2層を形成し、
更にN1，N2層中の一部に表面に露呈するP1，P2層を形成
して、金属電極T1，T2により前記T1層とN1層及びP2層と
N2層をそれぞれ短絡した構造の５層構造をもち、以下の
ように動作する両方向サイリスタはよく知られている。
タ、即ちＰ型半導体基板の両面にN1層とN2層を形成し、
更にN1，N2層中の一部に表面に露呈するP1，P2層を形成
して、金属電極T1，T2により前記T1層とN1層及びP2層と
N2層をそれぞれ短絡した構造の５層構造をもち、以下の
ように動作する両方向サイリスタはよく知られている。
なお、本明細書においては、主として第１層を第一の導
電型のP1層，第２層を第二の導電型のN1層，第３層を第
一の導電型のＰ層，第４層を第二の導電型のN2層および
第５層を第一の導電型のP2層としてあるが、第１層を第
二の導電型，第２層を第一の導電型，第３層を第二の導
電型，第４層を第一の導電型および第５層を第二の導電
型としもよい。
電型のP1層，第２層を第二の導電型のN1層，第３層を第
一の導電型のＰ層，第４層を第二の導電型のN2層および
第５層を第一の導電型のP2層としてあるが、第１層を第
二の導電型，第２層を第一の導電型，第３層を第二の導
電型，第４層を第一の導電型および第５層を第二の導電
型としもよい。
第１図（ａ）の拡散断面図中に示す矢印方向の電流を流
す方向の電圧が印加されるものとする。この電圧が接合
J3の耐圧（VBO）を超えると接合J3を通って電流が流れ
出す。するとこの電流のうちN2層を横方向に流れる電流
成分I2と、横方向抵抗Ｒにもとづく電圧降下が接合J4を
順バイアスしてP2層より正孔の注入を生じさせる。この
ため第１図（ｂ）に示す電圧電流特性図にように電極
T1，T2間をターンオンさせる。
す方向の電圧が印加されるものとする。この電圧が接合
J3の耐圧（VBO）を超えると接合J3を通って電流が流れ
出す。するとこの電流のうちN2層を横方向に流れる電流
成分I2と、横方向抵抗Ｒにもとづく電圧降下が接合J4を
順バイアスしてP2層より正孔の注入を生じさせる。この
ため第１図（ｂ）に示す電圧電流特性図にように電極
T1，T2間をターンオンさせる。
また前記と逆方向の電圧が印加されたときは、N1層を横
方向に流れる電流成分によって接合J1を順バイアスし
て、第１図（ｂ）のように電極T1，T2間をターンオンさ
せてスイッチング動作を行う。
方向に流れる電流成分によって接合J1を順バイアスし
て、第１図（ｂ）のように電極T1，T2間をターンオンさ
せてスイッチング動作を行う。
この両方向サイリスタの２端子であって使用が簡単であ
り、しかも小型軽量であるため、弱電回路例えば通信回
線に接続された各種電子回路のサージ防護用素子として
広く使用されるようになりつつある。
り、しかも小型軽量であるため、弱電回路例えば通信回
線に接続された各種電子回路のサージ防護用素子として
広く使用されるようになりつつある。
しかし最近ののように電子回路の集積化が進んでその耐
電圧値が低くなるに伴い、両方向サイリスタとして低耐
圧（VBO）のものへの要求が強くなり、また最近のでデ
ジタル化の進展は静電容量の小さい素子への要求を強め
つつある。
電圧値が低くなるに伴い、両方向サイリスタとして低耐
圧（VBO）のものへの要求が強くなり、また最近のでデ
ジタル化の進展は静電容量の小さい素子への要求を強め
つつある。
（従来技術とその問題点） しかしこのようなアバランシェ降伏による従来の両方向
サイリスタの構造では、第１図（ａ）のT1T2間の耐圧V
BOはＰ層の比抵抗、即ち不純物濃度によりほぼ一義的に
きまり、不純物濃度が小さくなるとVBOは高くなる。
サイリスタの構造では、第１図（ａ）のT1T2間の耐圧V
BOはＰ層の比抵抗、即ち不純物濃度によりほぼ一義的に
きまり、不純物濃度が小さくなるとVBOは高くなる。
一方素子の静電容量を決定する接合J2，J3の静電容量
は、Ｐ層の不純物濃度によってほぼ一義的に定まり、よ
く知られるように不純物濃度が小さくなるとこれに比例
して静電容量も小になる。従って耐圧を低くするためＰ
層の不純物濃度を高くすると静電容量も大きくなる。所
謂トレードオフの関係となるので、低耐圧で低静電容量
の両方向サイリスタの実現は難しい。
は、Ｐ層の不純物濃度によってほぼ一義的に定まり、よ
く知られるように不純物濃度が小さくなるとこれに比例
して静電容量も小になる。従って耐圧を低くするためＰ
層の不純物濃度を高くすると静電容量も大きくなる。所
謂トレードオフの関係となるので、低耐圧で低静電容量
の両方向サイリスタの実現は難しい。
そこでこれを解決する手段として、第１図（ａ）のＰ層
の厚みWPを小とすることにより不純物濃度を大として、
耐圧VBOを従来のように接合J2，J3のアバランシェ降伏
によることなく、N1ＰN2層のパンチスルーによって得る
ようにする方法が考えれる。
の厚みWPを小とすることにより不純物濃度を大として、
耐圧VBOを従来のように接合J2，J3のアバランシェ降伏
によることなく、N1ＰN2層のパンチスルーによって得る
ようにする方法が考えれる。
しかしこの方法によって所要の低耐圧かつ低静電容量の
素子を得るようとすると、第１図（ａ）のＰ層の厚みWP
が薄くなり過ぎるため製造が困難となり、実現が難し
い。
素子を得るようとすると、第１図（ａ）のＰ層の厚みWP
が薄くなり過ぎるため製造が困難となり、実現が難し
い。
例えばＰ層の不純物濃度を1014/cc、N1，N2層の表面濃
度を1018/cc、その拡散深さを30μとし、不純物分布を
誤差関数型を仮定してパンチスルー電圧を150Vにする
と、Ｐ層への空乏層の拡がり、従ってN1，N2層における
Ｐ層の厚みWPは35μ程度となる。その結果N1，N2層を含
めた素子全体の厚さは100μ程度となるので、現在よく
使用されている４吋ウエハなどを用いての製造処理は著
しい困難を生ずる。
度を1018/cc、その拡散深さを30μとし、不純物分布を
誤差関数型を仮定してパンチスルー電圧を150Vにする
と、Ｐ層への空乏層の拡がり、従ってN1，N2層における
Ｐ層の厚みWPは35μ程度となる。その結果N1，N2層を含
めた素子全体の厚さは100μ程度となるので、現在よく
使用されている４吋ウエハなどを用いての製造処理は著
しい困難を生ずる。
（発明の目的） 本発明は前記パンチスルーによって手段を利用して通常
の選択拡散等の公知の手段により、所要の低耐圧かつ低
静電容量の素子を容易に製造しうる構造を提供し、前記
デジタル化処理機能をもった集積回路などこの種回路の
サージ防護を確実に行いうる両方向サイリスタの実現を
図ったものである。
の選択拡散等の公知の手段により、所要の低耐圧かつ低
静電容量の素子を容易に製造しうる構造を提供し、前記
デジタル化処理機能をもった集積回路などこの種回路の
サージ防護を確実に行いうる両方向サイリスタの実現を
図ったものである。
（問題点を解決するための本発明の手段） 本発明の特徴とするところは、５層構造をもつ両方向サ
イリスタのP1,N,P2（N1,P,N2）層の一部に、その耐圧が
パンチスルーによって決まる領域を設けることにより、
Ｐ層の主体部分の厚み、従って素子の厚みをアバランシ
ェ降伏による従来素子と同様としたまま、低耐圧の素子
を実現できるようにして、要求される低耐圧と低静電容
量の素子を容易に製造できるようにしたものである。次
に本発明を一実施例により説明する。
イリスタのP1,N,P2（N1,P,N2）層の一部に、その耐圧が
パンチスルーによって決まる領域を設けることにより、
Ｐ層の主体部分の厚み、従って素子の厚みをアバランシ
ェ降伏による従来素子と同様としたまま、低耐圧の素子
を実現できるようにして、要求される低耐圧と低静電容
量の素子を容易に製造できるようにしたものである。次
に本発明を一実施例により説明する。
（実施例） 第２図（ａ）（ｂ）（ｃ）は本発明の一実施例を示す平
面図（電極の図示を省略）平面図のＡ−Ａ′部矢視拡散
断面図及びその等価回路図である。本発明ではP1，P2層
の設定部の反対端部のN1，N2層の一部に、Ｐ層中に突出
するパンチスルー部分ＣおよびＣ′を設けて、この部分
により挟みこまれるＰ層の部分厚さをＰ層の主体部分の
厚みWPより薄いＷ′Pとし、この部分が接合J2，J3のア
バランシェ降伏電圧より低い電圧でパンチスルーするよ
うにしたものである。次にその動作について説明する。
面図（電極の図示を省略）平面図のＡ−Ａ′部矢視拡散
断面図及びその等価回路図である。本発明ではP1，P2層
の設定部の反対端部のN1，N2層の一部に、Ｐ層中に突出
するパンチスルー部分ＣおよびＣ′を設けて、この部分
により挟みこまれるＰ層の部分厚さをＰ層の主体部分の
厚みWPより薄いＷ′Pとし、この部分が接合J2，J3のア
バランシェ降伏電圧より低い電圧でパンチスルーするよ
うにしたものである。次にその動作について説明する。
今第２図（ｂ）図中の矢印方向の電流を流す極性で電圧
が印加されたものとする。する印加電圧が厚みＷ′Pに
相当するパンチスルー電圧に達すると突出部分Ｃを通し
て電流I2，I1が流れ出す。電流I2が増加すると、P2層直
下のN2層の実効横方向抵抗Ｒによる電圧降下により接合
J4を順バイアスするため、この部分にP2層より正孔の注
入が行われて、第２図（ｃ）のＣ部分が先ずパンチスル
ーサイリスタとしてターンオンする。なおこの場合電流
I1は接合J1を逆バイアスするのみでターンオンには寄与
しない。Ｃ部分がターンオンすると、第２図（ｃ）の等
価回路図のようにＣ部分が補助サイリスタとなって他の
部分にターンオン状態が拡がり、ついには全面における
ターンオンに発展する動作を行うもので、上記の動作は
構造が対称であるから、以上と電圧の印加方向が逆の場
合においてもＣ′部分により同一の動作が行われる。
が印加されたものとする。する印加電圧が厚みＷ′Pに
相当するパンチスルー電圧に達すると突出部分Ｃを通し
て電流I2，I1が流れ出す。電流I2が増加すると、P2層直
下のN2層の実効横方向抵抗Ｒによる電圧降下により接合
J4を順バイアスするため、この部分にP2層より正孔の注
入が行われて、第２図（ｃ）のＣ部分が先ずパンチスル
ーサイリスタとしてターンオンする。なおこの場合電流
I1は接合J1を逆バイアスするのみでターンオンには寄与
しない。Ｃ部分がターンオンすると、第２図（ｃ）の等
価回路図のようにＣ部分が補助サイリスタとなって他の
部分にターンオン状態が拡がり、ついには全面における
ターンオンに発展する動作を行うもので、上記の動作は
構造が対称であるから、以上と電圧の印加方向が逆の場
合においてもＣ′部分により同一の動作が行われる。
以上のように本発明素子の耐圧VBOはＰ層の不純物濃度
とパンチルスー部分C,C′の厚みＷ′Pによって決まり、
同一不純物濃度ではＷ′Pのみで決まるため、厚みＷ′P
の選定によって所望の低耐圧化が可能となる。
とパンチルスー部分C,C′の厚みＷ′Pによって決まり、
同一不純物濃度ではＷ′Pのみで決まるため、厚みＷ′P
の選定によって所望の低耐圧化が可能となる。
また素子の静電容量、従って接合J2，J3の静電容量は不
純物濃度のみによって決まるが、静電容量値に関係する
C,C′部分以外のＰ層部分、従ってＰ層の主体部分の厚
みは大であって不純物濃度は小であるので、静電容量を
小にすることができ、前記トレードオフの問題は一挙に
解決されて低耐圧であって静電容量の小さい両方向サイ
リスタの提供が可能となる。
純物濃度のみによって決まるが、静電容量値に関係する
C,C′部分以外のＰ層部分、従ってＰ層の主体部分の厚
みは大であって不純物濃度は小であるので、静電容量を
小にすることができ、前記トレードオフの問題は一挙に
解決されて低耐圧であって静電容量の小さい両方向サイ
リスタの提供が可能となる。
また本発明ではパンチスルー部分C,C′以外のＰ層部
分、即ちＰ層の主体部分の厚みを従来のアバランシェ降
伏による素子と同様に厚くでき、素子そのものの厚みを
大にできる。従って前記したＰ層全体の厚みを薄くする
ことによってパンチスルー構造を得るものに比べて、製
造処理上の困難を著しく少なくできる。
分、即ちＰ層の主体部分の厚みを従来のアバランシェ降
伏による素子と同様に厚くでき、素子そのものの厚みを
大にできる。従って前記したＰ層全体の厚みを薄くする
ことによってパンチスルー構造を得るものに比べて、製
造処理上の困難を著しく少なくできる。
これに加えて本発明によれば、サージ防護に当たって要
求される性能であるサージ電流耐量のばらつきの少ない
素子をうることができる。即ちサージ電流耐量は第１図
（ｂ）に示すターンオン移行領域における電力損失と、
最初にターンオンする位置即ち初期点弧位置からの全面
へのターンオン領域の拡がり速度に大きく影響される。
しかし従来の素子では点弧位置が一定しないため、サー
ジ電流耐量にばらつきを生じ易い。
求される性能であるサージ電流耐量のばらつきの少ない
素子をうることができる。即ちサージ電流耐量は第１図
（ｂ）に示すターンオン移行領域における電力損失と、
最初にターンオンする位置即ち初期点弧位置からの全面
へのターンオン領域の拡がり速度に大きく影響される。
しかし従来の素子では点弧位置が一定しないため、サー
ジ電流耐量にばらつきを生じ易い。
しかし本発明では初期点弧位置はパンチスルー部分C,
C′に必ず局限されるため、サージ電流耐量のばらつき
の殆どない両方向サイリサタの提供が可能となる。
C′に必ず局限されるため、サージ電流耐量のばらつき
の殆どない両方向サイリサタの提供が可能となる。
以上本発明の位置実施例について説明したが、パンチス
ルー部分C,C′の形成に当たって、第３図断面図のよう
に出発ウエハのC,C′形成部分を予め薄く形成しておく
手段を採用しうる。
ルー部分C,C′の形成に当たって、第３図断面図のよう
に出発ウエハのC,C′形成部分を予め薄く形成しておく
手段を採用しうる。
またパンチスルー動作部分をN1,P,N2パンチスルーダイ
オードPDとすることができる。第４図（ａ）（ｂ）はそ
の断面図と等価回路である。
オードPDとすることができる。第４図（ａ）（ｂ）はそ
の断面図と等価回路である。
またパンチスルー領域の形状位置などは種々の変形が可
能であり、製造に当たって拡散以外の公知の方法を採用
できる。また更に本発明はPNPNO（NPNPN）両方向サイリ
スタを基本構造とする複合サイリスタに適用して効果を
挙げることができる。
能であり、製造に当たって拡散以外の公知の方法を採用
できる。また更に本発明はPNPNO（NPNPN）両方向サイリ
スタを基本構造とする複合サイリスタに適用して効果を
挙げることができる。
（発明の効果） 以上の説明から明らかなように本発明によれば、低耐圧
であって静電容量が小さく、しかもサージ電流耐量のば
らつきの少ないデジタル信号を扱う集積回路のサージ防
護に好適する両方向サイリスタを提供できる。
であって静電容量が小さく、しかもサージ電流耐量のば
らつきの少ないデジタル信号を扱う集積回路のサージ防
護に好適する両方向サイリスタを提供できる。
第１図は従来素子の説明図、第２図は本発明の一実施例
の説明図、第３図，第４図は本発明の他の実施例の説明
図である。
の説明図、第３図，第４図は本発明の他の実施例の説明
図である。
Claims (1)
- 【請求項１】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層がこの順序で配列された５層よりなり、一方の表面
に露呈した前記第２半導体層は前記第１半導体層に、他
方の表面に露呈した前記第４半導体層は前記第５半導体
層にそれぞれ短絡されて各々一つの電極をなす両方向サ
イリスタにおいて、前記第２半導体層および前記第４半
導体層に、それぞれ前記第３半導体層内に突出する部分
を前記表面から透視した状態で相互に重なることがなく
かつ対称となる位置に設け、該突出する部分によりアバ
ランシェ降伏電圧より低い電圧でパンチスルーするよう
にたことを特徴とする両方向サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010684A JPH0685436B2 (ja) | 1990-01-22 | 1990-01-22 | 両方向サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010684A JPH0685436B2 (ja) | 1990-01-22 | 1990-01-22 | 両方向サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03215979A JPH03215979A (ja) | 1991-09-20 |
| JPH0685436B2 true JPH0685436B2 (ja) | 1994-10-26 |
Family
ID=11757093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010684A Expired - Fee Related JPH0685436B2 (ja) | 1990-01-22 | 1990-01-22 | 両方向サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685436B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793424B2 (ja) * | 1992-03-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
| CN108538722A (zh) * | 2018-04-03 | 2018-09-14 | 苏州德森瑞芯半导体科技有限公司 | 放电管生产方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114574U (ja) * | 1978-01-30 | 1979-08-11 | ||
| JPH01183849A (ja) * | 1988-01-19 | 1989-07-21 | Fuji Electric Co Ltd | 双方向性スイッチング素子 |
| JP2747908B2 (ja) * | 1988-06-06 | 1998-05-06 | 日本電信電話株式会社 | ２端子ｐｎｐｎサージ防護デバイス |
-
1990
- 1990-01-22 JP JP2010684A patent/JPH0685436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03215979A (ja) | 1991-09-20 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 14 |
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| LAPS | Cancellation because of no payment of annual fees |