JP7255424B2 - 半導体装置と半導体装置の製造方法 - Google Patents

Description

本明細書に開示の技術は、半導体装置と半導体装置の製造方法に関する。

特許文献１に開示されている半導体装置では、半導体基板の主面上に、複数の電極、複数の配線、それらを覆う絶縁膜等を含む表面構造が設けられている。また、半導体基板の主面は、はんだを介して金属ブロックに接続されている。半導体基板と金属ブロックは、モールド樹脂によって封止されている。

特開２０１８－０４６１５１号公報

半導体装置の使用時には、半導体基板が繰り返し発熱する。これにより、半導体装置の各部材（半導体基板、金属ブロック、モールド樹脂等）に熱変形が生じる。各部材の線膨張係数が異なるので、半導体基板の主面と表面構造との間に高いせん断応力が生じる。このとき、特に、半導体基板の主面の外周端の角部において応力が集中し易い。特許文献１のような半導体装置では、このような応力が繰り返し生じることにより、当該角部を起点として、半導体基板の主面に沿う方向に向かって、半導体基板と表面構造との間で剥離が生じることが分かってきた。本明細書では、第１の発明として、半導体基板と表面構造との間の剥離を抑制する技術を提案する。

本明細書は、第１の発明として半導体装置を開示する。本明細書が開示する半導体装置は、半導体基板と、金属ブロックと、モールド樹脂と、を備えている。前記半導体基板は、第１主面と、第２主面と、前記第１主面と前記第２主面を接続する端面と、を有する。前記金属ブロックは、前記半導体基板の前記第１主面上に設けられている。前記モールド樹脂は、前記半導体基板と前記金属ブロックを封止するように設けられている。前記端面は第１端面と第２端面を有しており、前記第１端面が前記第１主面に接続しており、前記第２端面が前記第２主面に接続しており、前記第１端面と前記第２端面が凸部を構成している。前記第１端面と前記第２端面のなす角が、前記第１主面と前記第１端面のなす角よりも小さい。

なお、第１端面及び第２端面は、平面であってもよいし、曲面であってもよい。

上記の半導体装置では、半導体基板の端面が、第１端面と第２端面を有している。そして、第１端面と第２端面のなす角が、第１主面と第１端面のなす角よりも小さい。このため、各部材に熱変形が生じると、第１端面と第２端面により構成される凸部に応力が集中する。したがって、半導体装置の内部に繰り返し応力が生じた場合、凸部が起点となって剥離が生じる。すなわち、凸部とモールド樹脂との間において剥離が生じる。このため、剥離の起点となる位置から第１主面上に設けられた表面構造（例えば、電極や絶縁膜等）までの距離が従来よりも長く、半導体基板と表面構造との間に剥離が生じ難い。

ところで、特開２００９－２６０２１１号公報には、半導体装置の製造方法が開示されている。この製造方法は、半導体ウェハの一方の主面にレーザを照射することにより、ダイシングパターンに沿って半導体ウェハの内部に脆弱層を形成する工程と、半導体ウェハの平面方向に引張応力を加えることにより、半導体ウェハをダイシングパターンに沿って分割し、複数の半導体装置を得る工程を有している。この製造方法では、脆弱層を形成するためだけに半導体ウェハの一方の主面にレーザを照射する工程が必要という問題がある。本明細書では、第２の発明として、従来よりも効率良く半導体装置を製造することができる技術を提案する。

本明細書は、第２の発明として半導体装置の製造方法を開示する。前記製造方法は、ダイシング領域によって区画されている複数の素子領域を有する半導体ウェハを準備する工程と、前記半導体ウェハを機械的に薄板化することによって、前記半導体ウェハの一方の主面に脆弱層を形成する工程と、前記複数の素子領域の各々の前記脆弱層を消失させることにより、前記ダイシング領域の前記脆弱層を選択的に残存させる工程と、前記半導体ウェハの平面方向に引張応力を加えることによって、前記半導体ウェハを前記複数の素子領域に分割して複数の半導体装置を得る工程、を備える。

上記の製造方法では、まず、半導体ウェハを機械的に薄板化する。これにより、半導体ウェハの一方の主面が荒れ、当該一方の主面に脆弱層が形成される。次いで、ダイシング領域の脆弱層を選択的に残存させる。その後、半導体ウェハの平面方向に引張応力を印加する。脆弱層が残存する範囲（すなわち、ダイシング領域）は、他の範囲よりも機械的強度が低い。このため、半導体ウェハに引張応力を印加すると、脆弱層が形成されている範囲で半導体ウェハが破断する。これにより、ダイシング領域に沿って半導体ウェハが分断され、複数の素子領域に分割される。これにより、複数の半導体装置を得ることができる。以上のように、上記の製造方法では、薄板化に起因して脆弱層が形成されるため、半導体ウェハ内に脆弱層を形成するためだけの工程を別途要さない。このように、上記の製造方法によれば、従来よりも効率良く半導体装置を製造することができる。

実施例１の半導体装置１０の断面図。 実施例１の半導体装置１０の要部断面図。 実施例１の半導体装置１０の製造工程を説明するための図。 実施例１の半導体装置１０の製造工程を説明するための図（図３のＩＶ－ＩＶ線断面に相当する図）。 実施例１の半導体装置１０の製造工程を説明するための図（図３のＩＶ－ＩＶ線断面に相当する図）。 実施例１の変形例の半導体装置の製造工程を説明するための図（図３のＩＶ－ＩＶ線断面に相当する図）。 実施例１の他の変形例の半導体装置の製造工程を説明するための図（図３のＩＶ－ＩＶ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の他の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。 実施例２の半導体装置１１０の他の製造工程を説明するための図（図８のＩＸ－ＩＸ線断面に相当する図）。

（実施例１）
図面を参照して、実施例１の半導体装置１０について説明する。図１に示すように、半導体装置１０は、半導体素子１２と、金属ブロック２０と、上部リードフレーム２２と、下部リードフレーム２４と、モールド樹脂２６と、を有している。

半導体素子１２は、半導体基板１４、複数の上部電極１６、及び下部電極１８を有している。本実施形態では、半導体素子１２は、いわゆるパワー半導体素子である。半導体基板１４には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成されている。なお、半導体基板１４に形成される半導体構造は、ＭＯＳＦＥＴに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオード等であってもよい。半導体基板１４は、ＳｉＣ（炭化シリコン）によって構成されている。半導体基板１４の材料は特に限定されず、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）等の他の半導体材料であってもよい。半導体基板１４は、上面１４ａと、下面１４ｂと、端面１４ｃを有している。端面１４ｃは、上面１４ａと下面１４ｂを接続しており、半導体基板１４の外周縁を一巡している。

複数の上部電極１６は、半導体基板１４の上面１４ａに設けられている。複数の上部電極１６は、複数の主電極１６ａと、複数の信号用配線１６ｂ（図１では、いずれも１つのみ図示）により構成されている。主電極１６ａは、ソース電極として機能する。各信号用配線１６ｂには、例えば、半導体素子１２の温度を示す電圧を出力するための配線、半導体素子１２に流れる電流値を示す電圧を出力するための配線、半導体素子１２のゲート配線となるもの等がある。各信号用配線１６ｂは、外部端子（不図示）にそれぞれ接続されている。下部電極１８は、半導体基板１４の下面１４ｂの略全域に設けられている。上部電極１６及び下部電極１８は、例えば、Ａｌ（アルミニウム）によって構成されている。

主電極１６ａの上面には、ニッケル膜３４が設けられている。信号用配線１６ｂは、ポリイミド膜３６によって覆われている。ポリイミド膜３６は、信号用配線１６ｂから主電極１６ａの上面（ニッケル膜３４が設けられていない範囲）に跨る範囲を覆っている。

金属ブロック２０は、半導体素子１２の上部に配置されている。金属ブロック２０の下面は、はんだ層２８及びニッケル膜３４を介して半導体素子１２の主電極１６ａに接続されている。金属ブロック２０は、例えば、Ｃｕ（銅）により構成されている。

上部リードフレーム２２は、金属ブロック２０の上部に配置されている。上部リードフレーム２２の下面は、はんだ層３０を介して金属ブロック２０の上面に接続されている。上部リードフレーム２２は、例えば、Ｃｕにより構成されている。

下部リードフレーム２４は、半導体素子１２の下部に配置されている。下部リードフレーム２４の上面は、はんだ層３２によって半導体素子１２の下部電極１８に接続されている。下部リードフレーム２４は、例えば、Ｃｕにより構成されている。

図１に示すように、上部リードフレーム２２、金属ブロック２０、半導体素子１２及び下部リードフレーム２４の積層体は、モールド樹脂２６によって覆われている。上部リードフレーム２２の上面と下部リードフレーム２４の下面を除く積層体の表面全体が、モールド樹脂２６によって覆われている。モールド樹脂２６は、例えば、エポキシ樹脂等の熱硬化性の樹脂により構成されている。上部リードフレーム２２の上面と下部リードフレーム２４の下面は、図示しない冷却器に接続される。

図２は、図１の破線部５０の拡大図である。図２に示すように、半導体基板１４の端面１４ｃは、第１端面１５ａと第２端面１５ｂを有している。端面１４ｃは、半導体基板１４の全周において、第１端面１５ａ及び第２端面１５ｂを有している。第１端面１５ａは、半導体基板１４側に凹となる曲面形状を有している。第２端面１５ｂも同様に、半導体基板１４側に凹となる曲面形状を有している。第１端面１５ａの上端は、半導体基板１４の上面１４ａに接続されている。第２端面１５ｂの下端は、半導体基板１４の下面１４ｂに接続されている。第１端面１５ａの下端は、第２端面１５ｂの上端に接続されている。

半導体基板１４の端面１４ｃは、凸部４０を有している。凸部４０は、第１端面１５ａの下端と第２端面１５ｂの上端により構成されている。したがって、半導体基板１４の全周に亘って凸部４０が設けられている。凸部４０は、半導体基板１４の厚み方向において、上面１４ａからの距離ｙ１と下面１４ｂからの距離ｙ２とが略等しくなる位置に設けられている。すなわち、凸部４０は、半導体基板１４の厚み方向において、半導体基板１４の中間位置に設けられている。また、半導体基板１４の上面１４ａに平行な方向（図面左右方向）において、凸部４０から上面１４ａの外周端の角部４２（換言すると、第１端面１５ａの上端）までの距離ｘ１は、凸部４０から下面１４ｂの外周端の角部４４（換言すると、第２端面１５ｂの下端）までの距離ｘ２と、略等しい。

第１端面１５ａと第２端面１５ｂのなす角（詳細には、第１端面１５ａと第２端面１５ｂの交点における、第１端面１５ａの接線と第２端面１５ｂの接線とがなす角）の角度θ１は、上面１４ａと第１端面１５ａのなす角（詳細には、上面１４ａと第１端面１５ａの交点における、上面１４ａと第１端面１５ａの接線とがなす角）の角度θ２よりも小さい。また、角θ１は、下面１４ｂと第２端面１５ｂのなす角（詳細には、下面１４ｂと第２端面１５ｂの交点における、下面１４ｂと第２端面１５ｂの接線とがなす角）の角度θ３よりも小さい。以下、便宜的に、第１端面１５ａと第２端面１５ｂのなす角の角度θ１を「凸部４０の角度θ１」、上面１４ａと第１端面１５ａのなす角の角度θ２を「角部４２の角度θ２」、下面１４ｂと第２端面１５ｂのなす角の角度θ３を「角部４４の角度θ３」という。なお、これら角度θ１，θ２，θ３は、図２の断面図（半導体基板１４の上面１４ａ及び半導体基板１４を平面視したときの角部４２で構成される辺の双方に垂直な断面）によって測定される角度である。

半導体装置１０の使用時には、半導体基板１４が繰り返し発熱する。これにより、半導体装置１０の各部材（半導体基板１４、金属ブロック２０、モールド樹脂２６等）に熱変形が生じる。各部材の線膨張係数が異なるので、各部材に応力が生じる。本実施例の半導体装置１０では、半導体基板１４の端面１４ｃが、第１端面１５ａと第２端面１５ｂを有している。そして、凸部４０の角度θ１が、角部４２の角度θ２及び角部４４の角度θ３よりも小さい。このため、各部材に熱変形が生じると、角部４２、４４ではなく、凸部４０に応力が集中する。したがって、半導体装置１０の内部に生じた繰り返しの応力に起因して部材間の剥離に至った場合、その起点が凸部４０となる。すなわち、凸部４０とモールド樹脂２６との間における剥離が起点となる。これに対し、背景技術で例示した従来の半導体装置では、半導体基板の端面が平面であった。このため、半導体装置の内部に応力が繰り返し生じると、半導体基板の主面（上面や下面）の外周端（本実施例の角部４２、４４に相当する位置）を起点として剥離が生じていた。なかでも、半導体基板の上面の外周端（本実施例の角部４２に相当する位置）を起点として剥離が生じると、半導体基板と表面構造（本実施例の上部電極１６やポリイミド膜３６に相当）の間でも剥離が生じ、複数の電極（本実施例の主電極１６ａと信号用配線１６ｂに相当）が短絡し、信頼性が低下するという問題があった。一方、本実施例では、剥離の起点となる位置（すなわち、凸部４０の位置）から半導体基板１４の上面１４ａ上に設けられた構造（例えば、上部電極１６やポリイミド膜３６等）までの距離が従来よりも長く、半導体基板１４と、その上面１４ａに設けられた構造との間に剥離が生じ難い。このため、この半導体装置１０では、主電極１６ａと信号用配線１６ｂとの間に短絡が生じ難く、信頼性が高い。

次に、半導体装置１０の製造方法について説明する。ただし、本実施例では、特に、半導体基板１４の端面１４ｃに凸部４０を形成する工程について説明する。他の構成要素を形成する工程については、従来公知の各種の方法を適宜用いて実施することができるため、ここでは詳細な説明を省略する。

まず、図３に示すように、内部にＭＯＳＦＥＴの構造が複数形成された円形状の半導体ウェハ６０を準備する。半導体ウェハ６０の上面６０ａには、上部電極１６、ニッケル膜３４、ポリイミド膜３６等が設けられている（図４参照）。なお、図３の破線６２は、ダイシングブレードが通過する領域（以下、ダイシング領域６２という。）を示している。ダイシング領域６２によって区画された各領域が、ＭＯＳＦＥＴの構造が形成された素子領域６４である。

次に、図４に示すように、半導体ウェハ６０の上面６０ａにダイシングテープ７０を貼付する。具体的には、半導体ウェハ６０上に形成されたニッケル膜３４及びポリイミド膜３６の上面にダイシングテープ７０を貼付する。これにより、半導体ウェハ６０をダイシングテープ７０上に固定する。そして、半導体ウェハ６０の下面６０ｂ側からダイシングブレード７４を用いてダイシング領域６２に沿って半導体ウェハ６０をダイシングする。このとき、半導体ウェハ６０の厚み方向における中間深さまで半導体ウェハ６０を切削する。すなわち、この工程では、ダイシングブレード７４を半導体ウェハ６０の下面６０ｂから上面６０ａまで貫通させない。したがって、この工程では、半導体ウェハ６０は個片化されず、半導体ウェハ６０の下面６０ｂには、溝部６１が形成される。

続いて、ダイシングテープ７０を除去した後、図５に示すように、半導体ウェハ６０の下面６０ｂにダイシングテープ７２を貼付する。これにより、半導体ウェハ６０をダイシングテープ７２上に固定する。そして、半導体ウェハ６０の上面６０ａ側から、ダイシングブレード７６を用いてダイシング領域６２に沿って半導体ウェハ６０をダイシングする。半導体ウェハ６０は、上述した工程において、その中間深さまで溝部６１が形成されている。したがって、この工程でのダイシング（すなわち、上面６０ａ側から実施するダイシング）において、ダイシングブレード７６が溝部６１に達することによって、半導体ウェハ６０が個片化されて、凸部４０が形成される。すなわち、半導体ウェハ６０が、複数の半導体基板１４に分割される。この工程により、第１端面１５ａ及び第２端面１５ｂを有する半導体基板１４を得ることができる。

その後、分割された半導体基板１４に対して、下部電極１８、金属ブロック２０、上部リードフレーム２２、下部リードフレーム２４等を形成し、モールド樹脂２６によってこれらの部材を封止することにより、図１に示す半導体装置１０が完成する。

本実施例の製造方法では、半導体ウェハ６０に対して、上面６０ａ側からのダイシングと下面６０ｂ側からのダイシングを行う。このため、ダイシングブレード７４、７６の目詰まりやチッピングが生じ難い。また、ダイシングブレード７４、７６がダイシングテープ７０、７２に達することが抑制されるので、ダイシングテープ７０、７２の巻き込みに起因するクラックを抑制することができる。

なお、上述した実施例１では、距離ｘ１と距離ｘ２（図２参照）が略等しかった。しかしながら、距離ｘ１と距離ｘ２の間には、ｘ１＜ｘ２の関係が成立してもよいし、ｘ１＞ｘ２の関係が成立してもよい。ｘ１＜ｘ２である場合、半導体基板１４の上面１４ａの面積を比較的広く確保することができる。すなわち、素子領域６４を広く確保することができる。また、半導体ウェハ６０の上面６０ａ側からのダイシングにおけるダイシングブレード７６の位置ずれに対するマージンを大きく確保することができる。また、ｘ１＞ｘ２である場合、半導体ウェハ６０の下面６０ｂ側からのダイシングにおけるチッピングに対するマージンを比較的広く確保することができる。なお、例えば、ｘ１＜ｘ２の関係が成立する半導体装置は、上述した製造工程において、図６に示すように、刃の幅が異なる２つのダイシングブレード７４、７６を用いることによって製造することができる。なお、図６では、ダイシングブレード７４による上面６０ａ側からのダイシングと、ダイシングブレード７６による下面６０ｂ側からのダイシングが同時に行われているように描かれているが、実際には、上述した図４及び図５の工程のように、それぞれのダイシングは別々に実施される。

また、上述した実施例１では、距離ｙ１と距離ｙ２（図２参照）が略等しかった。しかしながら、距離ｙ１と距離ｙ２の間には、ｙ１＜ｙ２の関係が成立してもよいし、ｙ１＞ｙ２の関係が成立してもよい。ｙ１＜ｙ２である場合、半導体ウェハ６０の上面６０ａ側からダイシングする深さが短くなるため、半導体ウェハ６０の上面６０ａ側におけるチッピングを抑制することができる。また、ｙ１＞ｙ２である場合、凸部４０が、半導体基板１４の厚み方向において、下面１４ｂ側に位置することとなる。すなわち、剥離の起点となる位置（すなわち、凸部４０の位置）が上面１４ａから比較的遠くなる。したがって、半導体基板１４と上面１４ａ上の構造との間の距離をより長く確保することができる。その結果、主電極１６ａと信号用配線１６ｂとの間の短絡をより抑制することができる。なお、例えば、ｙ１＜ｙ２の関係が成立する半導体装置は、上述した製造工程において、図７に示すように、上面６０ａ側からのダイシング深さと、下面６０ｂ側からのダイシング深さとを適宜調整することによって製造することができる。

また、上述した実施例１では、第１端面１５ａ及び第２端面１５ｂが曲面形状を有していた。しかしながら、第１端面１５ａ及び第２端面１５ｂは、平面であってもよい。例えば、直線状のテーパを有するダイシングブレードを用いることによって、第１端面１５ａ及び第２端面１５ｂを平面形状に形成することができる。

（実施例２）
図面を参照して、実施例２の半導体装置１１０の製造方法について説明する。なお、以下では、主たる工程のみを説明する。したがって、半導体装置１１０の製造方法には、必要に応じて以下の説明に含まれない一又は複数の工程が含まれ得る。

まず、図８に示すように、円形状の半導体ウェハ１６０を準備する。半導体ウェハ１６０は、ＳｉＣ（炭化シリコン）により構成されている。半導体ウェハ１６０の材料は特に限定されず、Ｓｉ（シリコン）等の他の半導体材料であってもよい。図示していないが、半導体ウェハ１６０内には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の構造が複数形成されている。なお、半導体ウェハ１６０内に形成される半導体構造は、ＭＯＳＦＥＴに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。また、図８の破線１６２は、後の工程でダイシングされる領域（以下、ダイシング領域１６２という。）を示している。ダイシング領域１６２によって区画された各領域が、半導体構造が形成された素子領域１６４である。

次に、図９（図８のＩＸ－ＩＸ線断面に相当する図）に示すように、半導体ウェハ１６０の上面１６０ａに上部電極１１６を形成する。上部電極１１６は、ソース電極として機能する。

次に、図１０に示すように、半導体ウェハ１６０の下面１６０ｂを機械的に薄板化する。ここでは、例えば、研削によって半導体ウェハ１６０を薄板化することができる。このとき、研削によって下面１６０ｂが荒れ、下面１６０ｂの表層には脆弱層１６６が形成される。脆弱層１６６は、半導体ウェハ１６０内に応力を生じさせる層であり、半導体ウェハ１６０の他の範囲よりも機械的強度が低い層である。なお、脆弱層１６６の荒れの程度及び脆弱層１６６の厚み等は、研削に用いる砥石の種類に応じて調整可能である。

次に、図１１に示すように、半導体ウェハ１６０の下面１６０ｂに選択的に下部電極１１８を形成する。ここでは、下部電極１１８は、素子領域１６４の範囲内にのみ形成し、ダイシング領域１６２の範囲には形成しない。下部電極１１８は、例えば、スパッタリングにより形成することができる。下部電極１１８は、例えば、Ｎｉ、Ｍｏ、Ａｌ、Ｔｉ、Ｃｕ、Ｓｉのいずれかを含有する材料により構成される。

次に、図１２に示すように、半導体ウェハ１６０の下面１６０ｂからレーザを照射することにより、半導体ウェハ１６０の下面１６０ｂの略全域をアニールする。アニールを実施すると、半導体ウェハ１６０の下面１６０ｂ近傍で下部電極１１８が瞬間的に溶融する。その結果、下部電極１１８を形成した範囲では、下部電極１１８を構成する材料と半導体ウェハ１６０（すなわち、ＳｉＣ）とが合金化する。これにより、下部電極１１８を形成した範囲（すなわち、素子領域１６４）では、脆弱層１６６が消失する。一方、下部電極１１８が形成されていない範囲（すなわち、ダイシング領域１６２）では、脆弱層１６６が残存する。

次に、図１３に示すように、半導体ウェハ１６０の上面１６０ａ側にダイシングテープ１７０を貼付する。具体的には、半導体ウェハ１６０上に形成された複数の上部電極１１６の上面に跨るように、ダイシングテープ１７０を貼付する。これにより、半導体ウェハ１６０をダイシングテープ１７０に固定する。

次に、図１４の矢印１７２に示すように、ダイシングテープ１７０に対して、半導体ウェハ１６０の上面１６０ａに沿う方向に引張力を加える。これにより、各上部電極１１６に接続されている半導体ウェハ１６０には、その平面方向（上面１６０ａに平行な方向）に引張応力が印加される。その結果、半導体ウェハ１６０は、機械的強度の比較的低い脆弱層１６６が残存する範囲（すなわち、ダイシング領域１６２）に沿って切断される。以上の工程を経ることによって、半導体ウェハ１６０を素子領域１６４毎に分割して、半導体装置１１０を得ることができる。

以上に説明したように、本実施例では、まず、半導体ウェハ１６０を機械的に薄板化する。これにより、半導体ウェハ１６０の下面１６０ｂが荒れ、下面１６０ｂの表層に脆弱層１６６を形成する。次いで、半導体ウェハ１６０の下面１６０ｂ上に下部電極１１８を形成する際に実施するアニールにより、下部電極１１８が形成される範囲（すなわち、素子領域１６４）の脆弱層１６６を消失させることができる。その後、半導体ウェハ１６０の平面方向に引張応力を印加する。これにより、機械的強度が比較的低いダイシング領域１６２に沿って半導体ウェハ１６０が分断され、複数の素子領域１６４に分割される。これにより、複数の半導体装置１１０を得ることができる。以上のように、本実施例の製造方法では、半導体ウェハ１６０の薄板化に起因して脆弱層１６６が形成されるため、半導体ウェハ１６０内に脆弱層を形成するためだけの工程を別途要さない。また、脆弱層１６６を残存させる工程は、従来から採用されている下部電極１１８の形成工程を実施することによって実現することができる。このように、本実施例の製造方法によれば、従来よりも効率良く半導体装置１１０を製造することができる。

なお、半導体ウェハ１６０を薄板化した後（図１０の後）、図１５に示すように、半導体ウェハ１６０の下面１６０ｂの略全域に下部電極１１８を形成してもよい。この場合、図１６に示すように、素子領域１６２のみに対してレーザアニールを行うことで、素子領域１６２内の脆弱層１６６のみが下部電極１１８と合金化し、脆弱層１６６をダイシング領域１６２に選択的に残存させることができる。その後、上述した実施例と同様に、ダイシングテープ１７０を各上面電極１１６の上面に跨るように貼付し、ダイシングテープ１７０に対して引張力を加えることで、残存する脆弱層１６６に沿って半導体ウェハ１６０を複数の素子領域１６４に分割することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
１２：半導体素子
１４：半導体基板
１４ａ：上面
１４ｂ：下面
１４ｃ：端面
１５ａ：第１端面
１５ｂ：第２端面
１６：上部電極
１６ａ：主電極
１６ｂ：信号用配線
１８：下部電極
２０：金属ブロック
２２：上部リードフレーム
２４：下部リードフレーム
２６：モールド樹脂
２８、３０、３２：はんだ層
３４：ニッケル膜
３６：ポリイミド膜
４０：凸部
４２：角部
４４：角部
６０：半導体ウェハ
６０ａ：上面
６０ｂ：下面
６１：溝部
６２：ダイシング領域
６４：素子領域
１１０：半導体装置
１１４：半導体ウェハ
１１６：上部電極
１１８：下部電極
１６０：半導体ウェハ
１６０ａ：上面
１６０ｂ：下面
１６２：ダイシング領域
１６４：素子領域
１６６：脆弱層

Claims (5)

1. 第１主面と、第２主面と、前記第１主面と前記第２主面を接続する端面と、を有する半導体基板と、前記半導体基板の前記第１主面上に設けられている金属ブロックと、前記半導体基板と前記金属ブロックを封止するように設けられているモールド樹脂と、を備えており、
   前記端面は第１端面と第２端面を有しており、前記第１端面が前記第１主面に接続しており、前記第２端面が前記第２主面に接続しており、前記第１端面と前記第２端面が凸部を構成しており、前記第１端面と前記第２端面のなす角が、前記第１主面と前記第１端面のなす角よりも小さい、半導体装置の製造方法であって、
   前記製造方法が、
   半導体ウェハの下面側から前記半導体ウェハをダイシングして、前記半導体ウェハの前記下面に第１溝部を形成する第１ダイシング工程と、
   前記半導体ウェハの上面側から前記半導体ウェハをダイシングして、前記半導体ウェハの前記上面に前記第１溝部まで達する第２溝部を形成することにより、前記半導体ウェハの切削面に、前記第１溝部と前記第２溝部により構成されるとともに、前記上面と前記第２溝部のなす角よりも小さい角度を有する前記凸部が形成されるように、前記半導体ウェハを複数の前記半導体基板に分割する第２ダイシング工程と、
   前記半導体基板の前記第１主面上に前記金属ブロックを形成する工程と、
   前記半導体基板及び前記金属ブロックを前記モールド樹脂により封止する工程、を備え、
   前記第１主面が、前記上面により構成されており、
   前記第２主面が、前記下面により構成されており、
   前記第１端面が、前記第２溝部の内面により構成されており、
   前記第２端面が、前記第１溝部の内面により構成されている、製造方法。
2. 前記第１ダイシング工程及び前記第２ダイシング工程では、前記第１溝部の幅が、前記第２溝部の幅よりも広くなるようにダイシングが行われる、請求項１に記載の製造方法。
3. 前記第１ダイシング工程及び前記第２ダイシング工程では、前記第１溝部の幅が、前記第２溝部の幅よりも狭くなるようにダイシングが行われる、請求項１に記載の製造方法。
4. 前記第１ダイシング工程及び前記第２ダイシング工程では、前記第１溝部の深さが、前記第２溝部の深さよりも深くなるようにダイシングが行われる、請求項１に記載の製造方法。
5. 前記第１ダイシング工程及び前記第２ダイシング工程では、前記第１溝部の深さが、前記第２溝部の深さよりも浅くなるようにダイシングが行われる、請求項１に記載の製造方法。

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