JP7491098B2

JP7491098B2 - 半導体装置

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Publication number: JP7491098B2
Application number: JP2020117143A
Authority: JP
Inventors: 哲人山岸; 康嗣大倉
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-07-07
Filing date: 2020-07-07
Publication date: 2024-05-28
Anticipated expiration: 2040-07-07
Also published as: JP2022022798A

Description

本発明は、半導体素子の側面が封止材に覆われてなる半導体装置に関する。

従来、この種の半導体装置としては、例えば特許文献１に記載のものが挙げられる。特許文献１に記載の半導体装置は、ダイパッドとリードを有するリードフレームと、ダイパッド上に搭載される半導体素子と、リードと半導体素子とを繋ぐワイヤと、これらを封止する樹脂材料によりなる封止材とを備える。

この半導体装置は、ダイパッドのうち半導体素子が搭載される表面とは異なる側面に凹部または凸部が形成されている。これにより、封止材と金属材料によりなるダイパッドとの線膨張係数の差に起因して応力が生じても、ダイパッドの側面の凹部または凸部により封止材との界面における剥離が抑制され、信頼性が向上する。

特開平６－１４０５６３号公報

近年、半導体装置の分野では、薄型化が進められている。本発明者らは、例えば、リードフレームを有さず、半導体素子が側面を封止材で覆われ、電極が形成された表面が封止材から露出した半導体装置を検討している。

しかしながら、半導体素子の表面が外部に露出する構造の半導体装置は、半導体素子の薄型化が進むと、半導体素子と封止材との接触面積が減少するため、封止材から露出した面側からこれらの界面で剥離が生じ、当該剥離が裏面側に伸展することが懸念される。半導体素子の側面と封止材との界面剥離が伸展すると、半導体素子のうち側面以外の封止材に覆われた被覆面側における封止材の剥離、あるいは封止材のクラックが生じ得る。そのため、半導体素子の薄型化に際しては、信頼性の確保の観点から、半導体素子の側面と封止材との剥離の伸展抑制が必要となる。

本発明は、上記の点に鑑み、半導体素子の表面が外部に露出し、側面が封止材に覆われている半導体装置において、半導体素子の側面と封止材との界面剥離の伸展を抑制し、薄型化と信頼性向上とを両立することを目的とする。

上記目的を達成するため、請求項１に記載の半導体装置は、半導体装置であって、表面（２ａ）と、裏面（２ｂ）と、表面と裏面とを繋ぐ側面（２ｃ）とを有する半導体素子（２）と、半導体素子の側面を覆う封止材（３）と、を備え、半導体素子は、表面が裏面よりも平面サイズが大きく、かつ表面の少なくとも一部が封止材から露出するとともに、表面と裏面とを繋ぐ貫通孔（２５）を有し、貫通孔は、裏面の外郭近傍に配置され、封止材により充填されており、側面のうち貫通孔に隣接する隣接側面に連通する貫通溝であり、側面のうち裏面の側の端部から表面に向かう少なくとも一部の領域は、断面形状がテーパー形状であるテーパー部（２４）であり、テーパー部は、ナノメートルオーダーの凹凸形状を有するナノ凹凸部（２４１）を有する。
また、請求項２に記載の半導体装置は、半導体装置であって、表面（２ａ）と、裏面（２ｂ）と、表面と裏面とを繋ぐ側面（２ｃ）とを有する半導体素子（２）と、半導体素子の側面を覆う封止材（３）と、を備え、半導体素子は、所定以上の電流が生じるパワー半導体素子であるとともに、表面が裏面よりも平面サイズが大きく、かつ表面の少なくとも一部が封止材から露出しており、側面の全域は、表面に対する法線方向から見て、表面の外郭よりも内側に向かうように傾斜したテーパー部（２４）であり、テーパー部は、ナノメートルオーダーの凹凸形状を有するナノ凹凸部（２４１）を有する。

これによれば、半導体素子の側面のうち裏面の側の端部から少なくとも一部の領域がナノメートルオーダーの凹凸形状を有するナノ凹凸部となっており、ナノ凹凸部においてアンカー効果により封止材との密着性が向上した構造の半導体装置となる。そのため、半導体素子の側面と封止材との界面における剥離が半導体素子の表面側から生じたとしても、ナノ凹凸部により剥離伸展が抑制され、信頼性が向上する。また、側面にナノ凹凸部を設けることにより、半導体素子の側面と封止材との接触面積が減少した構造であっても、ナノ凹凸部により封止材との密着性が向上するため、薄型化と側面における封止材の剥離伸展抑制による信頼性向上とを両立できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態の半導体装置を示す断面図である。図１のII方向から見た半導体装置を示す平面図である。図１のIII領域における半導体素子の構成を示す拡大断面図である。半導体素子の側面におけるナノ凹凸部を示す図である。第１実施形態の半導体装置の製造工程のうち基板の用意工程を示す断面図である。図５Ａに続く製造工程を示す断面図である。図５Ｂに続く製造工程を示す断面図である。図５Ｃに続く製造工程を示す断面図である。図５Ｄに続く製造工程を示す平面図である。図５Ｅに続く製造工程を示す断面図である。図５Ｆの工程で形成される基板の側面の最表面における形状を示す図である。図５Ｆに続く製造工程を示す断面図である。図５Ｈに続く製造工程を示す断面図である。図５Ｉに続く製造工程を示す断面図である。第１実施形態の半導体装置の変形例を示す断面図である。図２に相当する図であって、第２実施形態の半導体装置を示す平面図である。図７のVIII－VIII間の断面を示す断面図である。第２実施形態の半導体装置の変形例を示す平面図である。図９のX－X間の断面を示す断面図である。他の実施形態に係る半導体装置を示す断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態の半導体装置１について、図１～図３を参照して説明する。

図２では、後述する半導体素子２の表面２ａと裏面２ｂとの大小関係を分かりやすくするため、封止材３の他面３ｂ側から見たときに目視できない半導体素子２の表面２ａの外郭を破線で示している。また、図２では、見やすくするため、後述する第３電極２３を省略している。図３では、後述するテーパー部２４の傾斜についての説明の便宜上、テーパー部２４における後述するナノ凹凸部２４１の一部を省略している。図４は、後述する半導体素子２の側面２ｃのうちテーパー部２４の最表面近傍を走査型電子顕微鏡（ＳＥＭ）により撮像して得られたＳＥＭ写真に、大きさを示すスケールおよび符号を付したものである。

〔構成〕
本実施形態の半導体装置１は、例えば図１に示すように、表面２ａが裏面２ｂよりも平面サイズが大きい板状の半導体素子２と、半導体素子２のうち表面２ａと裏面２ｂとを繋ぐ側面２ｃを覆う封止材３と、を備える。半導体装置１は、例えば、半導体素子２の表面２ａおよび裏面２ｂに形成された各電極２１～２３が封止材３から露出しており、外部電源等と半導体素子２の図示しないデバイス部とが接続可能な構成となっている。

半導体素子２は、例えば、炭化珪素（ＳｉＣ）を主成分とする半導体基板に図示しないデバイス部が形成されてなり、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistorの略）等のパワー素子である。半導体素子２は、例えば、薄型化されたパワー素子であり、図示しないデバイス部については公知のパワー半導体素子の製造プロセスにより製造される。半導体素子２は、例えば、限定するものではないが、オン抵抗低減による性能向上の観点から、厚みが好ましくは２００μｍ以下、より好ましくは１００μｍ以下の薄肉化がなされた構成となっている。半導体素子２は、例えば、図１に示すように、表面２ａに第１電極２１と第２電極２２とを有し、裏面２ｂに第３電極２３を有する。半導体素子２は、例えば、ＭＯＳＦＥＴである場合には、第１電極２１がソース電極、第２電極２２がゲート電極、第３電極２３がドレイン電極とされ、表面２ａと裏面２ｂとを繋ぐ方向に電流が生じる縦型のパワー素子とされ得る。

なお、説明の便宜上、表面２ａに形成される電極２１、２２を「表面電極」と、裏面２ｂに形成される第３電極２３を「裏面電極」と称することがある。また、半導体素子２の表面電極および裏面電極は、図示しないデバイス部のパターンや種類に応じて、サイズ、数、配置等が適宜変更されてもよい。

半導体素子２は、例えば図１や図２に示すように、表面２ａが裏面２ｂよりも平面サイズが大きい形状となっている。具体的には、半導体素子２は、側面２ｃのうち少なくとも裏面２ｂ側の端部から表面２ａに向かう一部の領域が、断面視にて傾斜したテーパー形状とされたテーパー部２４となっている。言い換えると、半導体素子２の側面２ｃの一部は、表面２ａに対する法線方向から見て、表面２ａの外郭よりも内側に向かうように傾斜した傾斜面であるテーパー部２４となっている。半導体素子２は、表面２ａの少なくとも一部が封止材３から露出すると共に、少なくとも側面２ｃが封止材３に覆われている。

テーパー部２４は、例えば図３に示すように、側面２ｃのうちテーパー部２４のなす傾斜面と半導体素子２の表面２ａのなす面とのなす角度をテーパー角度θとして、限定するものではないが、テーパー角度θが４５°以上９０°未満の範囲となっている。側面２ｃの少なくとも一部が傾斜したテーパー部２４とされることで、テーパー角度θが９０°である場合に比べて、側面２ｃの面積、ひいては封止材３との接触面積が増加し、半導体素子２の側面２ｃと封止材３との密着性向上に寄与する。また、後述する封止材３の成形時に、側面２ｃのうち少なくともテーパー部２４とされる裏面２ｂ側の端部を含む領域は、封止材３の材料が流れ込みやすい形状となるため、封止材３の成形性が向上する効果も得られる。

なお、本実施形態では、図１に示すように側面２ｃの全域がテーパー部２４である場合を代表例として説明するが、これに限定されるものではなく、側面２ｃのうち裏面２ｂの端部からの一部の領域のみがテーパー部２４であってもよい。例えば、裏面２ｂに対する法線方向から半導体素子２を見たとき、テーパー部２４は、裏面２ｂを囲む枠体状、かつ側面２ｃのうち裏面２ｂ側の端部からの一部の領域とされてもよい。

テーパー部２４は、例えば図３に示すように、最表面がナノメートルオーダーの凹凸形状を有するナノ凹凸部２４１となっており、半導体素子２のうちナノ凹凸部２４１とは異なる部分に比べて封止材３との密着性が向上している。具体的には、テーパー部２４のうちナノ凹凸部２４１は、例えば図４に示すように、１μｍ未満の溝、すなわちナノメートルオーダーの凹凸が繰り返し形成された周期的なナノ周期構造となっている。これにより、半導体素子２の側面２ｃのうち表面２ａ側の端部から封止材３の剥離が生じたとしても、ナノ凹凸部２４１を備えるテーパー部２４により当該剥離の伸展が抑制され、半導体装置１の信頼性が向上する。テーパー部２４およびナノ凹凸部２４１は、半導体素子２の裏面２ｂから表面２ａに向かう方向にフェムト秒間隔でレーザー光を繰り返し照射する加工（以下「フェムト秒レーザー加工」という）を施すことにより形成される。この詳細については、後述する製造方法にて説明する。

封止材３は、例えば、エポキシ樹脂等の任意の絶縁性樹脂材料によりなる。封止材３は、例えば、コンプレッション成形等の任意の樹脂成型方法により形成される。封止材３は、半導体素子２のうち少なくとも側面２ｃを覆うように形成される。

以上が、本実施形態の半導体装置１の基本的な構成である。つまり、半導体装置１は、半導体素子２の側面２ｃが封止材３に覆われると共に、側面２ｃのうち少なくとも裏面２ｂの端部からの一部の領域が封止材３との密着性が向上させるためのナノ凹凸部２４１を備えるテーパー部２４となっている。

〔製造方法〕
次に、本実施形態の半導体装置１の製造方法の一例について、図５Ａ～図５Ｊを参照して説明する。

図５Ｇは、図５Ｆ中に二点鎖線で示す領域ＶＧに相当する断面について撮像したＳＥＭ写真に、大きさを示すスケールを付したものである。

まず、例えば図５Ａに示すように、公知の半導体プロセスにより図示しないデバイス部および第１電極２１および第２電極２２が形成された炭化珪素基板２０を用意する。炭化珪素基板２０は、例えば、限定するものではないが、厚みが３５０μｍ～５００μｍ程度のウェハとされ、複数の図示しないデバイス部および電極２１、２２が形成されたものである。なお、炭化珪素基板２０の表面２０ａは、後ほど形成される半導体素子２の表面２ａとなる面である。

続いて、例えば図５Ｂに示すように、ガラス等により構成された支持基板１００を用意し、接着剤１１０により炭化珪素基板２０の表面２０ａ側を支持基板１００に貼り付けて一時的に固定する。このとき、例えば、支持基板１００に接着剤１１０をディスペンサー等で塗布し、炭化珪素基板２０の表面２０ａ側を貼り付けた後、接着剤１１０を硬化させることにより図５Ｂに示す状態となる。接着剤１１０としては、例えば、アクリル等の成分を含む紫外線硬化性の任意の接着材料が用いられ得るが、これに限定されるものではない。

次いで、例えば図５Ｃに示すように、炭化珪素基板２０の裏面２０ｂ側から薄肉化し、厚みを１００μｍ以下とする。これにより、半導体素子２の裏面２ｂが形成される。炭化珪素基板２０の薄肉化は、例えば、図示しないグラインダーを用いた研削等の機械加工により行われ得る。なお、この薄肉化工程の後、必要に応じて、化学研磨（ＣＭＰ）あるいはエッチング等を行い、上記した薄肉化工程による裏面２ｂの加工ダメージを除去してもよい。

その後、例えば、炭化珪素基板２０の裏面２ｂの全域にスパッタリングなどによりＮｉ（ニッケル）の図示しない薄膜、およびＳｉＣの炭素トラップ用のＭｏ（モリブデン）の図示しない薄膜を成膜する。続けて、ランプアニールあるいはレーザーアニール等による熱処理、すなわちオーミック化アニールを行い、ＮｉＳｉを形成し、裏面２ｂにＳｉＣとのオーミック接合するための図示しないオーミック電極を形成する。その後、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｎｉ等の金属材料によりなる第３電極２３をめっきやスパッタリング等の任意の方法により成膜する。これにより、炭化珪素基板２０は、図５Ｄに示す状態となる。

そして、例えば図５Ｅに示すように、第３電極２３のうち炭化珪素基板２０の外郭近傍の所定の領域を覆う部分をレーザー光照射等により除去する。裏面２ｂのうち第３電極２３が除去された領域は、可視領域あるいは赤外領域の波長の光を透過させることができる状態となる。これにより、次の裏面電極に対して裏面２ｂ側からレーザー光照射をする際における照射位置を決めるアライメントが可能となる。具体的には、裏面２ｂのうち第３電極２３が除去された領域に光を照射し、その透過光あるいは反射光を解析することで、表面２０ａ側に形成された図示しないデバイス部のパターンに対する相対位置を確認する。そして、裏面電極のうち側面２ｃに対応するレーザー光の照射位置を決定することができる。

続いて、例えば図５Ｆに示すように、裏面２ｂ側から図示しないレーザー光照射装置によりパルス幅がフェムト秒とされたレーザー光を繰り返し照射する「フェムト秒レーザー加工」により、レーザーアブレーションを発生させる。これにより、裏面電極および炭化珪素基板２０の一部を溶融させて除去する。

フェムト秒レーザー加工は、例えば、パルス幅がナノ秒といったフェムト秒を超える場合に比べて、加工時に炭化珪素基板２０で生じる熱量を低減することができると共に、最表面にナノメートルオーダーの凹凸形状を生じさせることができる。具体的には、炭化珪素基板２０にフェムト秒レーザー加工を施すことにより、例えば図５Ｇに示すように、ＳｉＣの最表面に１μｍ未満の凹凸形状が繰り返し生じた、いわばナノ周期構造となることが本発明者らにより確認された。これにより、レーザー光照射による半導体素子２への熱ダメージを低減でき、かつ側面２ｃにナノ凹凸部２４１を形成することでアンカー効果により封止材３との密着性を向上させることが可能となる。

次いで、レーザー光の集束位置を順次変更しつつ、このフェムト秒レーザー加工を炭化珪素基板２０の表面２０ａに到達するまで繰り返すことで、例えば図５Ｈに示すように、全域がテーパー部２４とされた側面２ｃを形成することができる。なお、フェムト秒レーザー加工により裏面２ｂ側にデブリが生じた場合、必要に応じて、エッチング等の任意の方法による当該デブリの除去を行ってもよい。

その後、例えば図５Ｉに示すように、裏面２ｂの全域にダイシングテープＤを貼り付ける。続けて、ダイシングテープＤが貼り付けられたワークを反転し、支持基板１００側からレーザー光を照射して、接着剤１１０と支持基板１００との密着力を低下させる。

そして、レーザー光照射後、支持基板１００を剥離し、炭化珪素基板２０に残った接着剤１１０を図示しないピーラー等の装置で剥離する。これにより、例えば図５Ｊに示すように、炭化珪素基板２０が半導体素子２の単位で複数に分割され、ダイシングテープＤに貼り付けられた状態となる。その後、紫外線照射等の任意の方法により、半導体素子２とダイシングテープＤとの密着力を低下させ、半導体素子２をピックアップする。

最後に、封止材３の外形に沿ったキャビティを有する図示しない金型を用意し、ピックアップした半導体素子２を当該金型にセットし、エポキシ樹脂等の樹脂材料を投入して硬化させ、半導体素子２の側面２ｃを覆う封止材３を形成する。

例えば、上記の製造工程により、本実施形態の半導体素子を製造することができるが、炭化珪素基板２０に裏面電極を形成後、裏面側からフェムト秒レーザー加工により側面２ｃを形成する点以外については、他の公知の半導体製造プロセスを採用してもよい。

なお、ＳｉＣの加工方法としては、ブレードにより物理的に切断するブレードダイシングやレーザー光を基板の内部で集束させ、内部に改質層を形成して内部から表層にクラックを生じさせることで分割する、いわゆるステルスダイシングなどが挙げられる。他にも、ＳｉＣの加工方法としては、フッ素系ガスによる化学的エッチングであるプラズマダイシングや超音波を用いた超音波ダイシングがある。

しかしながら、ブレードダイシングの場合、ＳｉＣがＳｉ（シリコン）に比べて硬いため、加工速度が低下すると共に、加工時のクラックが生じてしまう。特に、オン抵抗低減等の目的でＳｉＣの薄肉化が進むほど、意図しないクラックが生じやすくなる。ステルスダイシングの場合、レーザー光が裏面電極によって反射し、ＳｉＣの内部で集束させることができないため、レーザー光照射後に裏面電極を形成しなければならない。また、基板の表面側からステルスダイシングを行うことも考えられるが、この場合、図示しないデバイス部にデブリが生じることが考えられ、半導体素子２の特性低下が懸念される。プラズマダイシングの場合、高精度の加工ができるものの、加工レートがＳｉ等に比べて１／１０以下となり、製造コストが増大する原因となり得る。また、ブレードダイシングや超音波ダイシングの場合、ダイシングに用いるブレードの幅に、加工により損傷する領域を加味した加工幅を確保する必要があり、加工幅が例えば５０μｍを超えてしまう。この場合、１枚のウェハから得られる半導体素子２の取り数が少なくなり、製造コストが増大する原因となり得る。

これらに対して、フェムト秒レーザー加工は、裏面電極を形成後に裏面２ｂ側からの電極ごとＳｉＣを加工することが可能であって、確保すべき加工幅を小さくでき、炭化珪素基板２０への熱ダメージを低減することで素子強度を確保できる。また、フェムト秒レーザー加工は、ナノ凹凸部２４１を備えるテーパー部２４を形成できるため、半導体素子２と封止材３との密着性向上と、ＳｉＣの薄型化とを両立する方法として好ましい。なお、フェムト秒レーザー加工における加工幅は、限定するものではないが、例えば３０μｍ以下となる。

本実施形態によれば、半導体素子２の表面２ａが外部に露出し、他の部材と接続可能とされつつ、側面２ｃが封止材３に覆われ、かつ側面２ｃのうち裏面２ｂの端部からの少なくとも一部がナノ凹凸部２４１を備えるテーパー部２４である半導体装置１となる。そのため、半導体素子２の側面２ｃと封止材３との界面において表面２ａ側から剥離が生じたとしても、テーパー部２４により剥離伸展が抑制され、信頼性が向上する。よって、半導体素子２が薄型化され、側面２ｃと封止材３との接触面積が減少しても、これらの界面剥離あるいは剥離の伸展が抑制されるため、薄型化と信頼性向上とが両立した半導体装置１となる。

（第１実施形態の変形例）
半導体装置１は、例えば図６に示すように、半導体素子２の表面２ａおよび封止材３の一面３ａを覆う再配線層４を備え、第１電極２１あるいは第２電極２２に再配線４２、４３が接続された構成であってもよい。

具体的には、再配線層４は、例えば、図６に示すように、絶縁層４１と、第１電極２１に接続される第１再配線４２と、第２電極２２に接続される第２再配線４３とを備え、公知の再配線形成技術により形成され得る。再配線層４は、例えば、再配線４２、４３の一部が絶縁層４１から露出しており、再配線４２、４３を通じて外部と電極２１、２２との電気的なやり取りが可能な構成となっている。第２再配線４３は、例えば、第２電極２２がゲート電極等の信号伝送用の電極である場合、半導体装置１の実装性を向上させる目的等により、半導体素子２の表面２ａの外郭外側の領域まで延設され得る。この場合、半導体装置１は、半導体素子２の表面電極に接続される再配線の一部が表面２ａの外郭外側にまで延設された、ファンアウトパッケージ構造となる。

なお、再配線層４は、図６に示す構成例に限定されるものではなく、絶縁層４１の層数や再配線４２、４３の形状、寸法、配置等が半導体素子２の表面電極のパターン等に応じて適宜変更されてもよい。

本変形例に係る半導体装置１は、例えば、上記第１実施形態の半導体装置１の封止材３を形成した後、公知の再配線形成技術により、半導体素子２の表面２ａ側に再配線層４を形成することにより製造され得る。

本変形例によっても、半導体素子２の側面２ｃにナノ凹凸部２４１を有してなるテーパー部２４を備え、側面２ｃが封止材３に覆われるため、上記第１実施形態と同様の効果が得られる。また、再配線層４を有することにより、実装性が向上する効果も得られる。

つまり、半導体装置１は、側面２ｃのうち少なくとも裏面２ｂ側の端部から表面２ａに向かう一部の領域がテーパー部２４とされ、側面２ｃが封止材３に覆われる構成であればよく、半導体素子２の他の部位については適宜変更されても構わない。

（第２実施形態）
第２実施形態の半導体装置１について、図７、図８を参照して説明する。

図７では、図２と同様に、封止材３の他面３ｂ側から見たときに目視できない半導体素子２の表面２ａの外郭および後述する貫通孔２５の外郭の一部を破線で示すと共に、見やすくするため、第３電極２３を省略している。図８では、説明の便宜上、別断面における半導体素子２の側面２ｃの外郭を一点鎖線で示している。

本実施形態の半導体装置１は、例えば図７に示すように、半導体素子２が表面２ａと裏面２ｂとを繋ぐ貫通孔２５を備え、貫通孔２５が封止材３により充填されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。

半導体素子２は、本実施形態では、例えば、表面２ａと裏面２ｂとを繋ぐと共に、側面２ｃに繋がる少なくとも１つ以上の貫通孔２５を備える。

例えば、貫通孔２５は、図７に示すように、裏面２ｂの外郭をなす辺の近傍に少なくとも１つ配置され、テーパー部２４と同様にフェムト秒レーザー加工により形成される。貫通孔２５は、複数設けられる場合、例えば、裏面２ｂの外郭をなす辺に沿って互いに離れて配置される。貫通孔２５は、表面２ａおよび裏面２ｂのほか、側面２ｃのうち当該貫通孔２５が隣接する隣接側面、すなわち近傍に位置する側面の部分に連通する貫通溝となっている。言い換えると、貫通孔２５は、表面２ａと裏面２ｂとを繋ぐ穴に、側面２ｃ側から凹んだ溝が連通した、いわばロックホールの形状とされている。貫通孔２５は、例えば図８に示すように、その内部が封止材３により充填されており、半導体素子２と封止材３との接触面積を向上させ、これらの密着性を向上する役割を果たす。貫通孔２５は、封止材３との密着性をより向上させる観点から、テーパー部２４と同様の方法で形成され、その最表面がナノメートルオーダーの凹凸形状を有するナノ周期構造を備えることが好ましいが、これに限定されるものではない。

なお、貫通孔２５は、少なくとも１つ形成されることで、半導体素子２と封止材３との密着性向上、ひいては半導体装置１の信頼性向上の効果が得られるため、その数については特に限定されない。また、貫通孔２５は、半導体素子２の図示しないデバイス部や電極パターンに応じて、その形成部位やサイズ等が適宜変更されてもよく、複数形成される場合、すべて同じサイズ等であってもよいし、一部または全部が異なるサイズ等であってもよい。

本実施形態によれば、上記第１実施形態と同様のテーパー部２４による封止材３との密着性向上に加えて、貫通孔２５による封止材３との密着性向上の効果が得られる半導体装置１となる。

（第２実施形態の変形例）
次に、第２実施形態の半導体装置１の変形例について、図９、図１０を参照して説明する。

図９は、封止材３の一面３ａ側から半導体装置１を見たときに目視できない半導体素子２の表面２ａおよび裏面２ｂの外郭を破線で示すと共に、見やすくするため、電極２１、２２、２３を省略している。

半導体素子２は、本実施形態では、例えば図９または図１０に示すように、裏面２ｂのうちその外郭から貫通孔２５を含む一部の領域が封止材３により覆われている。貫通孔２５は、例えば図１０で示すように、側面２ｃに連通しない形状、すなわち、表面２ａおよび裏面２ｂのみに繋がる貫通穴とされ、その内側が封止材３により充填されている。

本実施形態の半導体装置１は、例えば、貫通孔２５を備える半導体素子２の裏面２ｂのうち貫通孔２５よりも内側の領域を仮保護材で覆い、側面２ｃおよび貫通孔２５を含む裏面２ｂの一部を覆う封止材３を形成した後、仮保護材を剥離することで得られる。仮保護材としては、例えば、紫外線照射や加熱等の任意の方法により粘着性が低下する公知のテープ等が用いられ得る。

本変形例によっても、半導体素子２と封止材３との接触面積が増加し、これらの密着性が向上するため、上記第２実施形態と同様の効果が得られる。

なお、貫通孔２５の数、配置、サイズ等については、図９、図１０に示す例に限定されず、半導体素子２の図示しないデバイス部や電極パターン等に応じて適宜変更され得る。また、上記では、裏面２ｂのうちその外郭から貫通孔２５が形成された部位を含む一部の領域が封止材３に覆われた例を代表例として説明したが、これに限定されるものではない。例えば、半導体装置１は、裏面２ｂの全域が封止材３から露出すると共に、表面２ａのうち外郭から貫通孔２５を含む一部の領域が封止材３により覆われ、貫通孔２５が封止材３で充填された構成であってもよい。

（他の実施形態）
本発明は、実施例に準拠して記述されたが、本発明は当該実施例や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、フェムト秒レーザー加工により裏面２ｂから表面２ａに至るまでＳｉＣを除去し、側面２ｃの全域がテーパー部２４とされた側面２ｃを形成する例について説明したが、これに限定されない。

具体的には、裏面２ｂから表面２ａの途中までフェムト秒レーザー加工によりＳｉＣを除去し、例えば、裏面２ｂ側にダイシングテープ等を貼り付け、当該テープを介して炭化珪素基板２０を延伸することで炭化珪素基板３０を分割し、側面２ｃを形成してもよい。この場合、半導体素子２は、例えば図１１に示すように、裏面２ｂの端部から表面２ａに向かう一部の領域がナノ凹凸部２４１を備えるテーパー部２４とされ、側面２ｃの残部２６が劈開面とされる。このような形状であっても、側面２ｃのうち表面２ａ側の劈開面から封止材３の界面剥離が生じたとしても、テーパー部２４により剥離伸展が抑制されるため、半導体素子２と封止材３との密着性向上の効果が得られる。なお、側面２ｃのうち劈開面は、上記の形成方法に限定されるものではなく、公知のブレーキング装置等を用いて形成されてもよい。

２半導体素子
２ａ表面
２ｂ裏面
２ｃ側面
２４テーパー部
２４１ナノ凹凸部
２５貫通孔
３封止材

Claims

半導体装置であって、
表面（２ａ）と、裏面（２ｂ）と、前記表面と前記裏面とを繋ぐ側面（２ｃ）とを有する半導体素子（２）と、
前記半導体素子の前記側面を覆う封止材（３）と、を備え、
前記半導体素子は、前記表面が前記裏面よりも平面サイズが大きく、かつ前記表面の少なくとも一部が前記封止材から露出するとともに、前記表面と前記裏面とを繋ぐ貫通孔（２５）を有し、
前記貫通孔は、前記裏面の外郭近傍に配置され、前記封止材により充填されており、前記側面のうち前記貫通孔に隣接する隣接側面に連通する貫通溝であり、
前記側面のうち前記裏面の側の端部から前記表面に向かう少なくとも一部の領域は、前記表面に対する法線方向から見て、前記表面の外郭よりも内側に向かうように傾斜したテーパー部（２４）であり、
前記テーパー部は、ナノメートルオーダーの凹凸形状を有するナノ凹凸部（２４１）を有する、半導体装置。
半導体装置であって、
表面（２ａ）と、裏面（２ｂ）と、前記表面と前記裏面とを繋ぐ側面（２ｃ）とを有する半導体素子（２）と、
前記半導体素子の前記側面を覆う封止材（３）と、を備え、
前記半導体素子は、所定以上の電流が生じるパワー半導体素子であるとともに、前記表面が前記裏面よりも平面サイズが大きく、かつ前記表面の少なくとも一部が前記封止材から露出しており、
前記側面の全域は、前記表面に対する法線方向から見て、前記表面の外郭よりも内側に向かうように傾斜したテーパー部（２４）であり、
前記テーパー部は、ナノメートルオーダーの凹凸形状を有するナノ凹凸部（２４１）を有する、半導体装置。
前記側面のうち前記テーパー部と前記表面とのなす角度をテーパー角度（θ）として、前記テーパー角度は、４５°以上９０°未満である、請求項１または２に記載の半導体装置。
前記半導体素子は、ＳｉＣを主成分とする半導体基板により構成され、厚みが２００μｍ以下である、請求項１ないし３のいずれか１つに記載の半導体装置。
前記ナノ凹凸部は、ナノメートルオーダーの凹凸が繰り返されたナノ周期構造である、請求項１ないし４のいずれか１つに記載の半導体装置。