JP2021034622A - 半導体装置と半導体装置の製造方法 - Google Patents
半導体装置と半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2021034622A JP2021034622A JP2019154913A JP2019154913A JP2021034622A JP 2021034622 A JP2021034622 A JP 2021034622A JP 2019154913 A JP2019154913 A JP 2019154913A JP 2019154913 A JP2019154913 A JP 2019154913A JP 2021034622 A JP2021034622 A JP 2021034622A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor wafer
- semiconductor substrate
- semiconductor device
- face
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Dicing (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
図面を参照して、実施例1の半導体装置10について説明する。図1に示すように、半導体装置10は、半導体素子12と、金属ブロック20と、上部リードフレーム22と、下部リードフレーム24と、モールド樹脂26と、を有している。
図面を参照して、実施例2の半導体装置110の製造方法について説明する。なお、以下では、主たる工程のみを説明する。したがって、半導体装置110の製造方法には、必要に応じて以下の説明に含まれない一又は複数の工程が含まれ得る。
12:半導体素子
14:半導体基板
14a:上面
14b:下面
14c:端面
15a:第1端面
15b:第2端面
16:上部電極
16a:主電極
16b:信号用配線
18:下部電極
20:金属ブロック
22:上部リードフレーム
24:下部リードフレーム
26:モールド樹脂
28、30、32:はんだ層
34:ニッケル膜
36:ポリイミド膜
40:凸部
42:角部
44:角部
60:半導体ウェハ
60a:上面
60b:下面
61:溝部
62:ダイシング領域
64:素子領域
110:半導体装置
114:半導体ウェハ
116:上部電極
118:下部電極
160:半導体ウェハ
160a:上面
160b:下面
162:ダイシング領域
164:素子領域
166:脆弱層
Claims (2)
- 第1主面と、第2主面と、前記第1主面と前記第2主面を接続する端面と、を有する半導体基板と、
前記半導体基板の前記第1主面上に設けられている金属ブロックと、
前記半導体基板と前記金属ブロックを封止するように設けられているモールド樹脂と、
を備えており、
前記端面は第1端面と第2端面を有しており、前記第1端面が前記第1主面に接続しており、前記第2端面が前記第2主面に接続しており、前記第1端面と前記第2端面が凸部を構成しており、
前記第1端面と前記第2端面のなす角が、前記第1主面と前記第1端面のなす角よりも小さい、半導体装置。 - 半導体装置の製造方法であって、
ダイシング領域によって区画されている複数の素子領域を有する半導体ウェハを準備する工程と、
前記半導体ウェハを機械的に薄板化することによって、前記半導体ウェハの一方の主面に脆弱層を形成する工程と、
前記複数の素子領域の各々の前記脆弱層を消失させることにより、前記ダイシング領域の前記脆弱層を選択的に残存させる工程と、
前記半導体ウェハの平面方向に引張応力を加えることによって、前記半導体ウェハを前記複数の素子領域に分割して複数の半導体装置を得る工程と、
を備える、製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019154913A JP7255424B2 (ja) | 2019-08-27 | 2019-08-27 | 半導体装置と半導体装置の製造方法 |
JP2023007003A JP7476991B2 (ja) | 2019-08-27 | 2023-01-20 | 半導体装置と半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019154913A JP7255424B2 (ja) | 2019-08-27 | 2019-08-27 | 半導体装置と半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023007003A Division JP7476991B2 (ja) | 2019-08-27 | 2023-01-20 | 半導体装置と半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021034622A true JP2021034622A (ja) | 2021-03-01 |
JP7255424B2 JP7255424B2 (ja) | 2023-04-11 |
Family
ID=74677711
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019154913A Active JP7255424B2 (ja) | 2019-08-27 | 2019-08-27 | 半導体装置と半導体装置の製造方法 |
JP2023007003A Active JP7476991B2 (ja) | 2019-08-27 | 2023-01-20 | 半導体装置と半導体装置の製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023007003A Active JP7476991B2 (ja) | 2019-08-27 | 2023-01-20 | 半導体装置と半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP7255424B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207796A (ja) * | 2006-01-31 | 2007-08-16 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2008140894A (ja) * | 2006-11-30 | 2008-06-19 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP2015138843A (ja) * | 2014-01-21 | 2015-07-30 | 株式会社デンソー | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3789802B2 (ja) | 2001-10-19 | 2006-06-28 | 富士通株式会社 | 半導体装置の製造方法 |
JP2004214431A (ja) | 2003-01-06 | 2004-07-29 | Toshiba Corp | 半導体装置の製造方法 |
JP4072522B2 (ja) | 2004-07-12 | 2008-04-09 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
JP2014207382A (ja) | 2013-04-15 | 2014-10-30 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2019
- 2019-08-27 JP JP2019154913A patent/JP7255424B2/ja active Active
-
2023
- 2023-01-20 JP JP2023007003A patent/JP7476991B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207796A (ja) * | 2006-01-31 | 2007-08-16 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2008140894A (ja) * | 2006-11-30 | 2008-06-19 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP2015138843A (ja) * | 2014-01-21 | 2015-07-30 | 株式会社デンソー | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2023052535A (ja) | 2023-04-11 |
JP7476991B2 (ja) | 2024-05-01 |
JP7255424B2 (ja) | 2023-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9362366B2 (en) | Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package | |
JP2008294280A (ja) | 半導体装置 | |
JP6897141B2 (ja) | 半導体装置とその製造方法 | |
US20080233714A1 (en) | Method for fabricating semiconductor device | |
TW201711097A (zh) | 半導體裝置之製造方法 | |
JP6125089B2 (ja) | パワー半導体モジュールおよびパワーユニット | |
JP2014022966A (ja) | 弾性波デバイスの製造方法 | |
JPWO2020105476A1 (ja) | 半導体装置 | |
US20190131217A1 (en) | Semiconductor device and manufacturing method thereof | |
TW201705313A (zh) | 半導體裝置之製造方法及半導體裝置 | |
JP2017092389A (ja) | 半導体装置 | |
US20230187381A1 (en) | Method of manufacturing semiconductor devices by filling grooves formed in a front side surface of a wafer with a side face protection material | |
JP7255424B2 (ja) | 半導体装置と半導体装置の製造方法 | |
JP7175095B2 (ja) | 半導体装置 | |
JP4498966B2 (ja) | 金属−セラミックス接合基板 | |
JP2016086003A (ja) | パワー半導体装置の製造方法 | |
US20220359423A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
CN113451155A (zh) | 加工半导体晶片的方法、半导体晶片、夹和半导体器件 | |
JP7491098B2 (ja) | 半導体装置 | |
TW201628150A (zh) | 半導體裝置 | |
US20230019230A1 (en) | High reliability semiconductor devices and methods of fabricating the same | |
JP2015090884A (ja) | 電力用半導体装置、電力用半導体モジュール、および電力用半導体装置の製造方法 | |
US20230154811A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US11410946B2 (en) | Semiconductor apparatus | |
EP4246571A1 (en) | Semiconductor device and method for producing said semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20200720 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230313 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7255424 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |