JP2000252382A - 半導体装置 - Google Patents
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【課題】 実装面積を縮小した小型のパッケージを得る
と共に、半導体チップの裏面電極の電気抵抗と熱抵抗を
低減できる半導体装置を提供する。 【解決手段】 絶縁基板２１表面にはアイランド部２２
と電極部２３ａ、２３ｂを有し、アイランド部２２表面
に半導体チップ２５を固着する。半導体チップ２５の電
極パッド２６と電極部２３ａ、２３ｂとをワイヤ２７で
接続する。絶縁基板２１の裏面側には第１と第２の外部
接続端子３０、３１ａ、３１ｂを有し、第１の外部接続
端子３０は第１のビアホール３０によってアイランド部
２２に接続され、第２の外部接続端子３１ａ、３１ｂは
第２のビアホール２９ａ、２９ｂによって電極部２３
ａ、２３ｂに接続される。第１のビアホール３０は半導
体チップ２５の直下に位置する。最短距離で接続される
ので、電気抵抗、熱抵抗共に低減できる。
と共に、半導体チップの裏面電極の電気抵抗と熱抵抗を
低減できる半導体装置を提供する。 【解決手段】 絶縁基板２１表面にはアイランド部２２
と電極部２３ａ、２３ｂを有し、アイランド部２２表面
に半導体チップ２５を固着する。半導体チップ２５の電
極パッド２６と電極部２３ａ、２３ｂとをワイヤ２７で
接続する。絶縁基板２１の裏面側には第１と第２の外部
接続端子３０、３１ａ、３１ｂを有し、第１の外部接続
端子３０は第１のビアホール３０によってアイランド部
２２に接続され、第２の外部接続端子３１ａ、３１ｂは
第２のビアホール２９ａ、２９ｂによって電極部２３
ａ、２３ｂに接続される。第１のビアホール３０は半導
体チップ２５の直下に位置する。最短距離で接続される
ので、電気抵抗、熱抵抗共に低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にパッケージ外形を縮小し、実装面積を低
減しコストダウンが可能な半導体装置の製造方法に関す
る。
法に関し、特にパッケージ外形を縮小し、実装面積を低
減しコストダウンが可能な半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の組立工程において
は、ウェハからダイシングして分離した半導体チップを
リードフレームに固着し、金型と樹脂注入によるトラン
スファーモールドによって半導体チップを封止し、リー
ドフレームを切断して個々の半導体装置毎に分離する、
という工程が行われている。この手法によって得れらる
半導体装置は、図９に示したように、半導体チップ１の
周囲を樹脂層２で被覆し、該樹脂層２の側部から外部接
続用のリード端子３を導出した構造になる（例えば特開
平０５−１２９４７３号）。
は、ウェハからダイシングして分離した半導体チップを
リードフレームに固着し、金型と樹脂注入によるトラン
スファーモールドによって半導体チップを封止し、リー
ドフレームを切断して個々の半導体装置毎に分離する、
という工程が行われている。この手法によって得れらる
半導体装置は、図９に示したように、半導体チップ１の
周囲を樹脂層２で被覆し、該樹脂層２の側部から外部接
続用のリード端子３を導出した構造になる（例えば特開
平０５−１２９４７３号）。
【０００３】この構造は、樹脂層２の外側にリード端子
３が突出すること、リードフレームの加工精度の問題や
金型との位置あわせ精度の問題により、外形寸法とその
実装面積の縮小化には限界が見えていた。
３が突出すること、リードフレームの加工精度の問題や
金型との位置あわせ精度の問題により、外形寸法とその
実装面積の縮小化には限界が見えていた。
【０００４】近年、外形寸法を半導体チップサイズと同
等あるいは近似した寸法にまで縮小する事が可能な、ウ
ェハスケールＣＳＰ（チップサイズパッケージ）が注目
され始めている。これは、図１０（Ａ）を参照して、半
導体ウェハ１１に各種拡散などの前処理を施して多数の
半導体チップ１２を形成し、図１０（Ｂ）に示したよう
に半導体ウェハ１１の上部を樹脂層１３で被覆すると共
に樹脂層１３表面に外部接続用の電極１４を導出し、そ
の後半導体ウェハ１１のダイシングラインに沿って半導
体チップ１１を分割して、図１０（Ｃ）に示したような
完成品としたものである。樹脂層１３は半導体チップ１
２の表面（裏面を被覆する場合もある）を被覆するだけ
であり、半導体チップ１２の側壁にはシリコン基板が露
出する。電極１４は樹脂層１３下部に形成された集積回
路網と電気的に接続されており、実装基板上に形成した
導電パターンに対して電極１４を対向接着することによ
りこの半導体装置の実装が実現する。
等あるいは近似した寸法にまで縮小する事が可能な、ウ
ェハスケールＣＳＰ（チップサイズパッケージ）が注目
され始めている。これは、図１０（Ａ）を参照して、半
導体ウェハ１１に各種拡散などの前処理を施して多数の
半導体チップ１２を形成し、図１０（Ｂ）に示したよう
に半導体ウェハ１１の上部を樹脂層１３で被覆すると共
に樹脂層１３表面に外部接続用の電極１４を導出し、そ
の後半導体ウェハ１１のダイシングラインに沿って半導
体チップ１１を分割して、図１０（Ｃ）に示したような
完成品としたものである。樹脂層１３は半導体チップ１
２の表面（裏面を被覆する場合もある）を被覆するだけ
であり、半導体チップ１２の側壁にはシリコン基板が露
出する。電極１４は樹脂層１３下部に形成された集積回
路網と電気的に接続されており、実装基板上に形成した
導電パターンに対して電極１４を対向接着することによ
りこの半導体装置の実装が実現する。
【０００５】斯かる半導体装置は、装置のパッケージサ
イズが半導体チップのチップサイズと同等であり、実装
基板に対しても対向接着で済むので、実装占有面積を大
幅に減らすことが出来る利点を有する。また、後工程に
拘わるコストを大幅に減じることが出来る利点を有する
ものである。（例えば、特開平９−６４０４９号）
イズが半導体チップのチップサイズと同等であり、実装
基板に対しても対向接着で済むので、実装占有面積を大
幅に減らすことが出来る利点を有する。また、後工程に
拘わるコストを大幅に減じることが出来る利点を有する
ものである。（例えば、特開平９−６４０４９号）
【０００６】
【発明が解決しようとする課題】しかしながら、チップ
サイズが１０数ｍｍ角にも及ぶＬＳＩチップであればそ
の寸法内に多数個の電極を配置することが可能であるも
のの、例えばチップサイズが１ｍｍ角に満たない程度の
チップでは、この寸法内に複数個の電極を配置すること
は物理的に無理があるし、実現したとしても実装が困難
である欠点がある。
サイズが１０数ｍｍ角にも及ぶＬＳＩチップであればそ
の寸法内に多数個の電極を配置することが可能であるも
のの、例えばチップサイズが１ｍｍ角に満たない程度の
チップでは、この寸法内に複数個の電極を配置すること
は物理的に無理があるし、実現したとしても実装が困難
である欠点がある。
【０００７】また、半導体基板の裏面側を取り出し電極
の一つとして、動作電流を半導体チップの厚み方向に流
す２端子又は３端子型の半導体素子、例えば基板をコレ
クタとするバイポーラ型トランジスタや、基板を共通ド
レインとするパワーＭＯＳＦＥＴ装置では、前記コレク
タやドレインを半導体チップ表面側に導出する手段を付
加しなければならず、構造が複雑化するので、ウェハス
ケールでのＣＳＰ装置を実現することが困難である欠点
がある。仮に、前記コレクタやドレインを半導体チップ
表面側に導出したとすれば、コレクタやドレインの直列
抵抗が大きくなって素子特性を劣化させる他、放熱性も
劣化する欠点があった。
の一つとして、動作電流を半導体チップの厚み方向に流
す２端子又は３端子型の半導体素子、例えば基板をコレ
クタとするバイポーラ型トランジスタや、基板を共通ド
レインとするパワーＭＯＳＦＥＴ装置では、前記コレク
タやドレインを半導体チップ表面側に導出する手段を付
加しなければならず、構造が複雑化するので、ウェハス
ケールでのＣＳＰ装置を実現することが困難である欠点
がある。仮に、前記コレクタやドレインを半導体チップ
表面側に導出したとすれば、コレクタやドレインの直列
抵抗が大きくなって素子特性を劣化させる他、放熱性も
劣化する欠点があった。
【０００８】
【課題を解決するための手段】本発明は、上述した各事
情に鑑みて成されたものであり、絶縁基板と、絶縁基板
の表面に形成したアイランド部と、前記アイランド部の
表面に固着した半導体チップと、前記絶縁基板の裏面側
に形成した外部接続電極と、前記絶縁基板を貫通し且つ
内部が導電材料にて充填されて、前記アイランド部と前
記外部接続電極とを接続するビアホールとを具備し、前
記ビアホールが前記半導体チップの直下に配置されてい
ることを特徴とするものである。
情に鑑みて成されたものであり、絶縁基板と、絶縁基板
の表面に形成したアイランド部と、前記アイランド部の
表面に固着した半導体チップと、前記絶縁基板の裏面側
に形成した外部接続電極と、前記絶縁基板を貫通し且つ
内部が導電材料にて充填されて、前記アイランド部と前
記外部接続電極とを接続するビアホールとを具備し、前
記ビアホールが前記半導体チップの直下に配置されてい
ることを特徴とするものである。
【０００９】
【発明の実施の形態】図１は、本発明の半導体装置を示
す図である。（Ａ）が平面図、（Ｂ）が断面図、（Ｃ）
が裏面図である。
す図である。（Ａ）が平面図、（Ｂ）が断面図、（Ｃ）
が裏面図である。
【００１０】図中、２１はセラミックやガラスエポキシ
等からなる絶縁基板であり、それらが１枚あるいは数枚
重ね合わされて、板厚が２５０〜３５０μｍと製造工程
における機械的強度を維持し得る板厚と、長辺×短辺が
１．０ｍｍ×０．８ｍｍ程度の矩形形状を有している。
素材としては放熱性に劣る素材である。
等からなる絶縁基板であり、それらが１枚あるいは数枚
重ね合わされて、板厚が２５０〜３５０μｍと製造工程
における機械的強度を維持し得る板厚と、長辺×短辺が
１．０ｍｍ×０．８ｍｍ程度の矩形形状を有している。
素材としては放熱性に劣る素材である。
【００１１】絶縁基板２１の表面には、タングステン等
の金属ペーストの印刷と、電解メッキ方による前記金属
ペースト上への金メッキによって導電パターンを形成
し、アイランド部２２と電極部２３ａ、２３ｂとを形成
している。アイランド部２２の上には、Ａｇペーストな
どの導電性接着剤２４によって半導体チップ２５が固着
されている。半導体チップ２５には、ウェハ段階での各
種前工程によってバイポーラトランジスタ、パワーＭＯ
ＳＦＥＴ等の３端子素子又はダイオードなどの２端子素
子が形成されている。
の金属ペーストの印刷と、電解メッキ方による前記金属
ペースト上への金メッキによって導電パターンを形成
し、アイランド部２２と電極部２３ａ、２３ｂとを形成
している。アイランド部２２の上には、Ａｇペーストな
どの導電性接着剤２４によって半導体チップ２５が固着
されている。半導体チップ２５には、ウェハ段階での各
種前工程によってバイポーラトランジスタ、パワーＭＯ
ＳＦＥＴ等の３端子素子又はダイオードなどの２端子素
子が形成されている。
【００１２】半導体チップ２５自体は、Ｎ＋／Ｎ型構造
のように、裏面側に高濃度不純物層を有しており、該高
濃度層を介して、ダイオード素子で有ればアノード又は
カソードの一方の端子を、バイポーラ型トランジスタで
有ればコレクタ端子を、パワーＭＯＳＦＥＴで有ればド
レイン端子を導出する構造である。そして、該高濃度層
が導電性接着剤２４を介してアイランド部２２に電気接
続される。
のように、裏面側に高濃度不純物層を有しており、該高
濃度層を介して、ダイオード素子で有ればアノード又は
カソードの一方の端子を、バイポーラ型トランジスタで
有ればコレクタ端子を、パワーＭＯＳＦＥＴで有ればド
レイン端子を導出する構造である。そして、該高濃度層
が導電性接着剤２４を介してアイランド部２２に電気接
続される。
【００１３】半導体チップ２５の表面にはアルミ電極パ
ッド２６が形成され、電極パッド２６と電極部２３ａ、
２３ｂとが、ボンディングワイヤ２７によって電気接続
される。電極パッド２６側に１ｓｔボンド、電極部２３
側に２ｎｄボンドが打たれる。バイポーラトランジスタ
で有れば、電極部２３ａ、２３ｂはエミッタとベースに
対応し、パワーＭＯＳＦＥＴで有れば、ソースとゲート
に対応する。
ッド２６が形成され、電極パッド２６と電極部２３ａ、
２３ｂとが、ボンディングワイヤ２７によって電気接続
される。電極パッド２６側に１ｓｔボンド、電極部２３
側に２ｎｄボンドが打たれる。バイポーラトランジスタ
で有れば、電極部２３ａ、２３ｂはエミッタとベースに
対応し、パワーＭＯＳＦＥＴで有れば、ソースとゲート
に対応する。
【００１４】前記絶縁基板２１の裏面側には、同じく金
メッキ層によって第１の外部接続電極２８と第２の外部
接続電極２９ａ、２９ｂが形成される。絶縁基板２１に
はこれを貫通する、円形の第１のビアホール３０と第２
のビアホール３１ａ、３１ｂが形成され、各ビアホール
３０、３１ａ、３１ｂの内部はタングステンなどの導電
材料によって埋設される。素材としては、電気的導電性
と熱伝導性に優れた素材で埋設する。該ビアホール３
０、３１ａ、３１ｂによって、アイランド部２２と第１
の外部接続電極２８とを、電極部２３ａ、２３ｂと第２
の外部接続電極２９ａ、２９ｂとを、各々電気接続す
る。第１の外部接続電極２８が例えばコレクタ電極とな
り、第２の外部接続電極２９ａ、２９ｂが例えばベー
ス、エミッタ電極となる。
メッキ層によって第１の外部接続電極２８と第２の外部
接続電極２９ａ、２９ｂが形成される。絶縁基板２１に
はこれを貫通する、円形の第１のビアホール３０と第２
のビアホール３１ａ、３１ｂが形成され、各ビアホール
３０、３１ａ、３１ｂの内部はタングステンなどの導電
材料によって埋設される。素材としては、電気的導電性
と熱伝導性に優れた素材で埋設する。該ビアホール３
０、３１ａ、３１ｂによって、アイランド部２２と第１
の外部接続電極２８とを、電極部２３ａ、２３ｂと第２
の外部接続電極２９ａ、２９ｂとを、各々電気接続す
る。第１の外部接続電極２８が例えばコレクタ電極とな
り、第２の外部接続電極２９ａ、２９ｂが例えばベー
ス、エミッタ電極となる。
【００１５】絶縁基板２１の上方は、半導体チップ２５
とボンディングワイヤ２７とを封止する樹脂層３２で被
覆される。樹脂層３２は絶縁基板２１と共にパッケージ
外形を構成する。パッケージの周囲４側面は樹脂層３２
と絶縁基板２１の切断面で形成され、パッケージの上面
は平坦化した樹脂層３２の表面、パッケージの下面は絶
縁基板２１の裏面側で形成される。
とボンディングワイヤ２７とを封止する樹脂層３２で被
覆される。樹脂層３２は絶縁基板２１と共にパッケージ
外形を構成する。パッケージの周囲４側面は樹脂層３２
と絶縁基板２１の切断面で形成され、パッケージの上面
は平坦化した樹脂層３２の表面、パッケージの下面は絶
縁基板２１の裏面側で形成される。
【００１６】アイランド部２２と電極部２３ａ、２３ｂ
はパッケージの端面から０．０５〜０．１ｍｍ程度後退
されており、それらの一部は、電解メッキ時に電気接続
を保つための接続部３３が０．５ｍｍ程度の線幅でパッ
ケージ端面に達している。絶縁基板２１裏面側の第１と
第２の外部接続電極２８、２９ａ、２９ｂも同様に、パ
ッケージ端面からは０．０５〜０．１ｍｍ程度後退され
ている。電気的導通はビアホール３０、３１ａ、３１ｂ
を介して行うので、島状に完全に独立した形状で構成す
る。
はパッケージの端面から０．０５〜０．１ｍｍ程度後退
されており、それらの一部は、電解メッキ時に電気接続
を保つための接続部３３が０．５ｍｍ程度の線幅でパッ
ケージ端面に達している。絶縁基板２１裏面側の第１と
第２の外部接続電極２８、２９ａ、２９ｂも同様に、パ
ッケージ端面からは０．０５〜０．１ｍｍ程度後退され
ている。電気的導通はビアホール３０、３１ａ、３１ｂ
を介して行うので、島状に完全に独立した形状で構成す
る。
【００１７】第１のビアホール３０は、半導体チップ２
５の直下に配置され、望ましくは半導体チップ２５が完
全に覆える大きさと位置関係に配置する。これにより、
半導体チップ２５の裏面側（電極パッド１６を設けた面
とは反対の面）と第１の外部接続電極２８との距離を最
短距離で接続することができる。このことは、半導体チ
ップ２５から外部端子までの電気抵抗と熱抵抗を最小に
出来ることを意味する。例えばコレクタ電極である場
合、電極に至るまでの直列抵抗はコレクタ直列抵抗とし
てトランジスタの飽和特性に直接影響を与え、更に熱抵
抗な最大許容損失Ｐｃに直接影響する。従ってこれらの
損失を低減することは、トランジスタの飽和電圧を下
げ、最大許容損失Ｐｃを増大する（出力を大きくでき
る）できることを意味するまた、ボンディングワイヤ２
７は第２のビアホール３１ａ、３１ｂの直上で電極部２
９ａ、２９ｂ表面に２ｎｄボンド（ステッチボンド）さ
れている。これも、半導体チップ２５から外部端子まで
の距離を最短にすることを意味する。
５の直下に配置され、望ましくは半導体チップ２５が完
全に覆える大きさと位置関係に配置する。これにより、
半導体チップ２５の裏面側（電極パッド１６を設けた面
とは反対の面）と第１の外部接続電極２８との距離を最
短距離で接続することができる。このことは、半導体チ
ップ２５から外部端子までの電気抵抗と熱抵抗を最小に
出来ることを意味する。例えばコレクタ電極である場
合、電極に至るまでの直列抵抗はコレクタ直列抵抗とし
てトランジスタの飽和特性に直接影響を与え、更に熱抵
抗な最大許容損失Ｐｃに直接影響する。従ってこれらの
損失を低減することは、トランジスタの飽和電圧を下
げ、最大許容損失Ｐｃを増大する（出力を大きくでき
る）できることを意味するまた、ボンディングワイヤ２
７は第２のビアホール３１ａ、３１ｂの直上で電極部２
９ａ、２９ｂ表面に２ｎｄボンド（ステッチボンド）さ
れている。これも、半導体チップ２５から外部端子まで
の距離を最短にすることを意味する。
【００１８】従って、本発明の半導体素子は、半導体チ
ップから外部端子までの距離を最短に出来るので、半導
体チップ２５の実装に伴う放熱特性、高周波特性等の素
子特性を改善することが出来る。また、大きさを拡大す
る為の絶縁基板２１を用いることにより、実装時に好適
なピッチで外部接続端子を配置できるものである。
ップから外部端子までの距離を最短に出来るので、半導
体チップ２５の実装に伴う放熱特性、高周波特性等の素
子特性を改善することが出来る。また、大きさを拡大す
る為の絶縁基板２１を用いることにより、実装時に好適
なピッチで外部接続端子を配置できるものである。
【００１９】更に、導電材料で充填されたビアホール３
０、３１ａ、３１ｂで電気接続を行うので、これを半導
体チップ２５の下に配置することができる。このこと
は、例えば開口部を持つスルーホールを用いた場合は接
着剤２４や樹脂層２８が流出するので、半導体チップ２
５の外側に配置しなければならず、作業性の低下と外形
寸法の増大を招くのに対して、この様な流出がないの
で、外形寸法を縮小し、作業性を改善できるものであ
る。
０、３１ａ、３１ｂで電気接続を行うので、これを半導
体チップ２５の下に配置することができる。このこと
は、例えば開口部を持つスルーホールを用いた場合は接
着剤２４や樹脂層２８が流出するので、半導体チップ２
５の外側に配置しなければならず、作業性の低下と外形
寸法の増大を招くのに対して、この様な流出がないの
で、外形寸法を縮小し、作業性を改善できるものであ
る。
【００２０】上記の電気抵抗と熱抵抗は、ビアホール内
部を埋設する材料の電気的導電性と熱伝導性に関与する
ほか、主として第１のビアホール３０の大きさ（面積）
に関係する。そこで、第２のビアホール３１ａ、３１ｂ
の直径ｄ２を０．１ｍｍ程度に形成したのに対して、第
１のビアホール３０の直径ｄ１を０．２５ｍｍ程度と大
きく設計する。大きく設計すれば、半導体チップ２５の
裏面と第１の外部接続電極２８とを接続している導電材
料が拡大され、これによって、両者間のの電気抵抗、熱
抵抗を更に減じることが出来る。
部を埋設する材料の電気的導電性と熱伝導性に関与する
ほか、主として第１のビアホール３０の大きさ（面積）
に関係する。そこで、第２のビアホール３１ａ、３１ｂ
の直径ｄ２を０．１ｍｍ程度に形成したのに対して、第
１のビアホール３０の直径ｄ１を０．２５ｍｍ程度と大
きく設計する。大きく設計すれば、半導体チップ２５の
裏面と第１の外部接続電極２８とを接続している導電材
料が拡大され、これによって、両者間のの電気抵抗、熱
抵抗を更に減じることが出来る。
【００２１】図２〜図４に、第１のビアホール３０の他
の実施形態を示した。図２は第１のビアホール３０の形
状を楕円形にしたものである。半導体チップ２５に対す
る第１の外部接続電極２８の位置と大きさの関係に制約
を受ける中では、円形よりも断面面積を拡大できる。楕
円の他にも、正方形、長方形なども考えられる図３は、
第１のビアホール３０の形状を円形にすると共に、複数
個併設した例である。１つ１つの直径は第２のビアホー
ル３１ａ、３１ｂと同程度でも良いが、複数個設けるこ
とで、第２のビアホール３１ａ、３１ｂ（但しどちらか
一方）よりも合計の面積を拡大している。
の実施形態を示した。図２は第１のビアホール３０の形
状を楕円形にしたものである。半導体チップ２５に対す
る第１の外部接続電極２８の位置と大きさの関係に制約
を受ける中では、円形よりも断面面積を拡大できる。楕
円の他にも、正方形、長方形なども考えられる図３は、
第１のビアホール３０の形状を円形にすると共に、複数
個併設した例である。１つ１つの直径は第２のビアホー
ル３１ａ、３１ｂと同程度でも良いが、複数個設けるこ
とで、第２のビアホール３１ａ、３１ｂ（但しどちらか
一方）よりも合計の面積を拡大している。
【００２２】図４は、第１の外部接続電極３０を分割し
た時の例を示している。これは、素子を実装する時の作
業性等の問題から、外部接続電極の各パターンを対称配
置した例である。このような場合では、分割した第１の
外部接続電極３０ａ、３０ｂ毎に第１のビアホール２８
ａ、２８ｂを形成する。直径は第２のビアホール３１
ａ、３１ｂと同じでも拡大しても良い。また、半導体チ
ップ２５直下に配置することが困難な場合は、第１のビ
アホール３０ａ、３０ｂが各々半導体チップ２５からは
み出した配置としても良い、この場合でも、少なくとも
ビアホールの面積の５０％以上は半導体チップ２５に重
畳するのが望ましい。
た時の例を示している。これは、素子を実装する時の作
業性等の問題から、外部接続電極の各パターンを対称配
置した例である。このような場合では、分割した第１の
外部接続電極３０ａ、３０ｂ毎に第１のビアホール２８
ａ、２８ｂを形成する。直径は第２のビアホール３１
ａ、３１ｂと同じでも拡大しても良い。また、半導体チ
ップ２５直下に配置することが困難な場合は、第１のビ
アホール３０ａ、３０ｂが各々半導体チップ２５からは
み出した配置としても良い、この場合でも、少なくとも
ビアホールの面積の５０％以上は半導体チップ２５に重
畳するのが望ましい。
【００２３】以下に本発明の製造方法を詳細に説明す
る。
る。
【００２４】第１工程：まず、図５に示したような、１
個の半導体装置に対応する搭載部４０を複数個分、例え
ば１００個分を縦横に配置した、大判の共通基板４１を
準備する。共通基板４１を搭載部４０毎に分離すること
で絶縁基板２１が形成される。
個の半導体装置に対応する搭載部４０を複数個分、例え
ば１００個分を縦横に配置した、大判の共通基板４１を
準備する。共通基板４１を搭載部４０毎に分離すること
で絶縁基板２１が形成される。
【００２５】共通基板４１の各搭載部４０の表面には、
タングステン等の金属ペーストの印刷と、電解メッキに
よる印刷パターン上への金メッキによって導電パターン
が形成されている。
タングステン等の金属ペーストの印刷と、電解メッキに
よる印刷パターン上への金メッキによって導電パターン
が形成されている。
【００２６】図６（Ａ）は共通基板４１の表面に形成し
た導電パターンを示す平面図、図６（Ｂ）は裏面側に形
成した導電パターンを示す平面図である。
た導電パターンを示す平面図、図６（Ｂ）は裏面側に形
成した導電パターンを示す平面図である。
【００２７】点線で囲んだ各搭載部４０は、例えば長辺
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン４２となる。導電パターンは、各搭載部４０内に
おいてアイランド部２２と電極部２３ａ、２３ｂを形成
し、これらのパターンは各搭載部４０内において同一形
状である。
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン４２となる。導電パターンは、各搭載部４０内に
おいてアイランド部２２と電極部２３ａ、２３ｂを形成
し、これらのパターンは各搭載部４０内において同一形
状である。
【００２８】アイランド部２２からは２本の連結部４３
が連続したパターンで延長される。これらの線幅はアイ
ランド部２２よりも狭い線幅で、例えば０．５ｍｍの線
幅で延在する。連結部４３はダイシングライン４２を超
えて隣の搭載部２０の電極部２３ａ、２３ｂに連結する
まで延在する。更に、電極部２３ａ、２３ｂからも連結
部４４が、連結部４３とは直行する方向に延在し、ダイ
シングライン４２を越えて隣の搭載部４０の電極部４３
ａ、４３ｂに連結するまで延在する。連結部４４は更
に、搭載部２０周囲を取り囲む共通連結部４５に連結す
る。このように連結部４３、４５が延在することによっ
て、各搭載部２０のアイランド部２２とリ電極部２３
ａ、２３ｂとを電気的に共通接続する。
が連続したパターンで延長される。これらの線幅はアイ
ランド部２２よりも狭い線幅で、例えば０．５ｍｍの線
幅で延在する。連結部４３はダイシングライン４２を超
えて隣の搭載部２０の電極部２３ａ、２３ｂに連結する
まで延在する。更に、電極部２３ａ、２３ｂからも連結
部４４が、連結部４３とは直行する方向に延在し、ダイ
シングライン４２を越えて隣の搭載部４０の電極部４３
ａ、４３ｂに連結するまで延在する。連結部４４は更
に、搭載部２０周囲を取り囲む共通連結部４５に連結す
る。このように連結部４３、４５が延在することによっ
て、各搭載部２０のアイランド部２２とリ電極部２３
ａ、２３ｂとを電気的に共通接続する。
【００２９】図６（Ｂ）を参照して、共通基板４１の裏
面側には、第１と第２の外部接続電極２８、２９ａ、２
９ｂを形成する。これらの外部接続電極２８、２９ａ、
２９ｂは、搭載部４０の端から０．０５〜０．１ｍｍ程
度後退されたパターンで形成されている。電気的には、
各ビアーホール３０、３１ａ、３１ｂを介して、絶縁基
板４０表面側の共通連結部４５に接続される。従って、
ダイシングライン４２を横断するのは、線幅が細い連結
部４３、４４だけである。また、全パターンが電気的に
共通接続されるので、電解メッキ法によるパターン形成
が可能である。
面側には、第１と第２の外部接続電極２８、２９ａ、２
９ｂを形成する。これらの外部接続電極２８、２９ａ、
２９ｂは、搭載部４０の端から０．０５〜０．１ｍｍ程
度後退されたパターンで形成されている。電気的には、
各ビアーホール３０、３１ａ、３１ｂを介して、絶縁基
板４０表面側の共通連結部４５に接続される。従って、
ダイシングライン４２を横断するのは、線幅が細い連結
部４３、４４だけである。また、全パターンが電気的に
共通接続されるので、電解メッキ法によるパターン形成
が可能である。
【００３０】第２工程：図７（Ａ）参照 斯様に導電パターンを形成した共通基板４１の各搭載部
４０毎に、半導体チップ２５をダイボンド、ワイヤボン
ドする。半導体チップ２５はアイランド部２２表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
２５の電極パッド２６と電極部２３ａ、２３ｂとを各々
ワイヤ２７で接続する。
４０毎に、半導体チップ２５をダイボンド、ワイヤボン
ドする。半導体チップ２５はアイランド部２２表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
２５の電極パッド２６と電極部２３ａ、２３ｂとを各々
ワイヤ２７で接続する。
【００３１】第３工程：図７（Ｂ）参照 共通基板４１の上方に移送したディスペンサ（図示せ
ず）から所定量のエポキシ系液体樹脂を滴下（ポッティ
ング）し、すべての半導体チップ２５を共通の樹脂層３
２で被覆する。前記液体樹脂として例えばＣＶ５７６Ａ
Ｎ（松下電工製）を用いた。滴下した液体樹脂は比較的
粘性が高く、表面張力を有しているので、その表面が湾
曲する。
ず）から所定量のエポキシ系液体樹脂を滴下（ポッティ
ング）し、すべての半導体チップ２５を共通の樹脂層３
２で被覆する。前記液体樹脂として例えばＣＶ５７６Ａ
Ｎ（松下電工製）を用いた。滴下した液体樹脂は比較的
粘性が高く、表面張力を有しているので、その表面が湾
曲する。
【００３２】第４工程：図７（Ｃ）参照 樹脂層３２の湾曲した表面を、平坦面に加工する。加工
するには、樹脂が硬化する前に平坦な成形部材を押圧し
て平坦面に加工する手法と、滴下した樹脂層３２を１０
０〜２００度、数時間の熱処理（キュア）にて硬化させ
た後に、湾曲面を例えばダイシングブレードで研削する
ことによって平坦面に加工する手法とが考えられる。こ
の工程では、樹脂層３２の表面が共通基板４１から０．
３〜１．０ｍｍの高さに揃うように、表面を削る。平坦
面は、少なくとも最も外側に位置する半導体チップ２５
を個別半導体装置に分離したときに、規格化したパッケ
ージサイズの樹脂外形を構成できるように、その端部ま
で拡張する。
するには、樹脂が硬化する前に平坦な成形部材を押圧し
て平坦面に加工する手法と、滴下した樹脂層３２を１０
０〜２００度、数時間の熱処理（キュア）にて硬化させ
た後に、湾曲面を例えばダイシングブレードで研削する
ことによって平坦面に加工する手法とが考えられる。こ
の工程では、樹脂層３２の表面が共通基板４１から０．
３〜１．０ｍｍの高さに揃うように、表面を削る。平坦
面は、少なくとも最も外側に位置する半導体チップ２５
を個別半導体装置に分離したときに、規格化したパッケ
ージサイズの樹脂外形を構成できるように、その端部ま
で拡張する。
【００３３】第５工程：図７（Ｄ）参照 次に、搭載部４０毎に樹脂層３２と絶縁基板２１を切断
して各々の半導体素子に分離する。切断にはダイシング
装置を用い、ダイシングライン４２に沿って樹脂層３２
と共通基板２１とをダイシングブレード４６で同時に切
断することにより、搭載部２０毎に分割した半導体装置
を形成する。この工程で切断された接続部４３、４４の
残りが、図１で示した接続部３３である。ダイシング工
程においては共通基板４１の裏面側にブルーシート（た
とえば、商品名：ＵＶシート、リンテック株式会社製）
を貼り付け、前記ダイシングブレードがブルーシートの
表面に到達するような切削深さで切断する。図８は、上
述の工程によって形成された各半導体素子を示す斜視図
である。
して各々の半導体素子に分離する。切断にはダイシング
装置を用い、ダイシングライン４２に沿って樹脂層３２
と共通基板２１とをダイシングブレード４６で同時に切
断することにより、搭載部２０毎に分割した半導体装置
を形成する。この工程で切断された接続部４３、４４の
残りが、図１で示した接続部３３である。ダイシング工
程においては共通基板４１の裏面側にブルーシート（た
とえば、商品名：ＵＶシート、リンテック株式会社製）
を貼り付け、前記ダイシングブレードがブルーシートの
表面に到達するような切削深さで切断する。図８は、上
述の工程によって形成された各半導体素子を示す斜視図
である。
【００３４】斯かる手法によって形成した半導体装置
は、以下の効果を有する。
は、以下の効果を有する。
【００３５】多数個の素子をまとめて樹脂でパッケージ
ングするので、個々にパッケージングする場合に比べ
て、無駄にする樹脂材料を少なくでき、材料費の低減に
つながる。
ングするので、個々にパッケージングする場合に比べ
て、無駄にする樹脂材料を少なくでき、材料費の低減に
つながる。
【００３６】リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。
【００３７】外部接続電極２８、２９ａ、２９ｂのパタ
ーンを島状に独立させると共に、その端部を後退させた
ので、ダイシングで切断する際にダイシングブレードが
金メッキ層に接しない構造にすることができる。金メッ
キ層を切断すると、これを切断しきれずに「髭」の様な
ものが残ってしまう外観不良の確率が高くなるが、本願
ではダイシングブレードに接しない構造にしたので、斯
かる外観不良を防止できる。
ーンを島状に独立させると共に、その端部を後退させた
ので、ダイシングで切断する際にダイシングブレードが
金メッキ層に接しない構造にすることができる。金メッ
キ層を切断すると、これを切断しきれずに「髭」の様な
ものが残ってしまう外観不良の確率が高くなるが、本願
ではダイシングブレードに接しない構造にしたので、斯
かる外観不良を防止できる。
【００３８】外部接続電極２８、２９ａ、２９ｂの各々
を、第１と第２のビアホール３０、３１ａ、３１ｂを介
し更に接続部４３、４４を介して共通連結部４５に電気
接続したので、これを電極の一方とする電解メッキ法を
利用することができる。そして、ダイシングする部分を
接続部分４３、４４だけにとどめることによって、ダイ
シングブレードに接する金メッキ層を最小限に抑えるこ
とが可能となる。
を、第１と第２のビアホール３０、３１ａ、３１ｂを介
し更に接続部４３、４４を介して共通連結部４５に電気
接続したので、これを電極の一方とする電解メッキ法を
利用することができる。そして、ダイシングする部分を
接続部分４３、４４だけにとどめることによって、ダイ
シングブレードに接する金メッキ層を最小限に抑えるこ
とが可能となる。
【００３９】
【発明の効果】以上に説明したように、本発明によれ
ば、リードフレームを用いた半導体装置よりも更に小型
化できるパッケージ構造を提供できる利点を有する。こ
のとき、リード端子が突出しない構造であるので、実装
したときの占有面積を低減し、高密度実装を実現でき
る。
ば、リードフレームを用いた半導体装置よりも更に小型
化できるパッケージ構造を提供できる利点を有する。こ
のとき、リード端子が突出しない構造であるので、実装
したときの占有面積を低減し、高密度実装を実現でき
る。
【００４０】更に、ウェハスケールでのＣＳＰ装置に比
べ、外形寸法を拡大する絶縁基板２１を用いることによ
って、外部接続端子２８、２９ａ、２９ｂのピッチ間隔
を任意に設計することができ、外形寸法の縮小と、実装
時における作業性の維持が同時に実現できる。
べ、外形寸法を拡大する絶縁基板２１を用いることによ
って、外部接続端子２８、２９ａ、２９ｂのピッチ間隔
を任意に設計することができ、外形寸法の縮小と、実装
時における作業性の維持が同時に実現できる。
【００４１】更に、半導体チップ２５の直下にビアホー
ルを配置することにより、半導体チップ２５の裏面電極
を最短距離で外部に導出することができ、電気抵抗と熱
抵抗を減少できるので、特に３端子素子の素子特性を改
善することが出来る。
ルを配置することにより、半導体チップ２５の裏面電極
を最短距離で外部に導出することができ、電気抵抗と熱
抵抗を減少できるので、特に３端子素子の素子特性を改
善することが出来る。
【図１】本発明を説明するための図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための斜視図である。
【図６】本発明を説明するための平面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための斜視図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための図である。
Claims (9)
- 【請求項１】 絶縁基板と、絶縁基板の表面に形成した
アイランド部と、前記アイランド部の表面に固着した半
導体チップと、前記絶縁基板の裏面側に形成した外部接
続電極と、前記絶縁基板を貫通し且つ内部が導電材料に
て充填されて、前記アイランド部と前記外部接続電極と
を電気的に接続するビアホールとを具備し、 前記ビアホールが前記半導体チップの直下に配置されて
いることを特徴とする半導体装置。 - 【請求項２】 前記ビアホールが長方形あるいは楕円形
を有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ビアホールを複数個有することを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ビアホールが前記半導体チップと完
全に重畳していることを特徴とする請求項１記載の半導
体装置。 - 【請求項５】 前記ビアホールが前記半導体チップと少
なくとも５０％以上の面積割合で重畳していることを特
徴とする請求項１記載の半導体装置。 - 【請求項６】 前記ビアホールを複数個有し、前記外部
接続電極が前記ビアホールの各々に対して設けられてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項７】 絶縁基板と、絶縁基板の表面に形成した
アイランド部と、前記アイランド部の表面に固着した半
導体チップと、前記アイランド部とは離間して前記絶縁
基板の表面に形成した電極部と、前記絶縁基板の裏面側
に形成した第１の外部接続電極と、同じく前記絶縁基板
の裏面側に形成した第２の外部接続電極と、前記絶縁基
板を貫通し且つ内部が導電材料にて充填されて、前記ア
イランド部と前記外部接続電極とを電気的に接続する第
１のビアホールと、同じく前記電極部と前記第２の外部
接続電極とを接続する第２のビアホールと、前記半導体
チップ表面の電極パッドと前記電極部とを接続するワイ
ヤとを具備し、 前記ワイヤが前記第２のビアホールの直上に固着されて
いることを特徴とする半導体装置。 - 【請求項８】 絶縁基板と、絶縁基板の表面に形成した
アイランド部と、前記アイランド部の表面に固着した半
導体チップと、前記アイランド部とは離間して前記絶縁
基板の表面に形成した電極部と、前記絶縁基板の裏面側
に形成した第１の外部接続電極と、同じく前記絶縁基板
の裏面側に形成した第２の外部接続電極と、前記絶縁基
板を貫通し且つ内部が導電材料にて充填されて、前記ア
イランド部と前記外部接続電極とを電気的に接続する第
１のビアホールと、同じく前記電極部と前記第２の外部
接続電極とを接続する第２のビアホールと、前記半導体
チップ表面の電極パッドと前記電極部とを接続するワイ
ヤとを具備し、 前記第２のビアホールの大きさに対して前記第１のビア
ホールの大きさが大であることを特徴とする半導体装
置。 - 【請求項９】 前記第１のビアホールを複数個有し、そ
の面積の総和が前記第２のビアホールの面積より大であ
ることを特徴とする請求項８記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP05073699A JP4165952B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP05073699A JP4165952B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
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|---|---|
| JP2000252382A true JP2000252382A (ja) | 2000-09-14 |
| JP4165952B2 JP4165952B2 (ja) | 2008-10-15 |
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| JP05073699A Expired - Fee Related JP4165952B2 (ja) | 1999-02-26 | 1999-02-26 | 半導体装置 |
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| JP (1) | JP4165952B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270730A (ja) * | 2000-12-20 | 2002-09-20 | Semikron Elektron Gmbh | 高い絶縁強度を有するパワー半導体モジュール |
| JP2018060908A (ja) * | 2016-10-05 | 2018-04-12 | ローム株式会社 | 半導体装置 |
| CN113467134A (zh) * | 2020-03-31 | 2021-10-01 | 夏普株式会社 | 调光单元及液晶显示装置 |
-
1999
- 1999-02-26 JP JP05073699A patent/JP4165952B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2018060908A (ja) * | 2016-10-05 | 2018-04-12 | ローム株式会社 | 半導体装置 |
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