CN101556946B - 形成半导体封装件的方法及其结构 - Google Patents

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Abstract

本发明公开一种形成半导体封装件的方法及其结构。在一个实施方式中，半导体封装件被形成为包括引线框架，所述引线框架包括用于将半导体管芯附接到引线框架的多个管芯附接区域。引线框架被定位成覆盖形成封装件的一些外部端子或引线的另一个引线框架。

Description

形成半导体封装件的方法及其结构
技术领域
本发明一般涉及电子器件，且更具体地说，涉及形成用于半导体器件的封装结构的方法。
背景技术
过去，半导体工业使用各种方法和结构来形成封装半导体管芯(semiconductor die)并提供用于电连接到半导体管芯的引线的封装件(package)。在一类半导体封装件中，半导体管芯以倒装芯片(flip-chip)的方式安装在两个引线框架之间。上引线框架具有连续的平整表面和底脚(foot)，管芯安装在所述平整表面上，底脚机械地附接(attach)到下引线框架。此结构提供的半导体管芯到下引线框架的定位不准确。另外，各种零件和组装步骤增加了封装的半导体器件的成本。
发明内容
因此，期望具有一种半导体封装件，其能准确地定位半导体管芯，并提供较低成本的封装件。
根据本发明的一个方面，提供一种半导体封装件，其包括：第一引线框架，其具有第一连接垫和第二连接垫，所述第一连接垫用于电连接到半导体管芯的有源区域的第一电极，而所述第二连接垫用于电连接到所述有源区域的第二电极，其中所述第一连接垫和所述第二连接垫被设置为电连接到所述半导体封装件的相应的第一引线和第二引线；以及第二引线框架，其具有第一表面并具有第一部分，所述第一部分包括第一平面内的用于将所述半导体管芯附接到所述第二引线框架的管芯附接区域，所述管芯附接区域通过凹进部分而与所述第一表面分离，所述第二引线框架具有以一角度从所述第一表面延伸远离第一平面的多个支承部分，其中所述多个支承部分设置为形成所述半导体封装件的至少第三引线。
根据本发明的上述半导体封装件的一个实施例，其中所述第一引线框架包括第一定位元件，所述第一定位元件与所述第一连接垫和所述第二连接垫电隔离，所述第一定位元件具有延伸远离所述第一引线框架的内部的突出部分，以相对于所述第一连接垫和所述第二连接垫定位所述第二引线框架的所述多个支承部分，使得所述第一连接垫和所述第二连接垫位于所述半导体管芯的相应的第一电极和第二电极之下。
根据本发明的上述半导体封装件的一个实施例，其中所述突出部分之间的距离不小于所述多个支承部分中的一个支承部分的宽度。
根据本发明的上述半导体封装件的一个实施例，其中所述第一定位元件在横向方向上定位在所述第二连接垫和所述半导体封装件的外边缘之间。
根据本发明的上述半导体封装件的一个实施例，其中所述第二引线框架包括多个管芯附接区域和包围所述多个管芯附接区域中的每个管芯附接区域的凹进部分，所述凹进部分伸进所述第二引线框架的所述第一部分内第一深度，并具有第一宽度。
根据本发明的上述半导体封装件的一个实施例，其中所述第一深度小于所述第一部分的厚度，且其中所述第一宽度至少足以防止管芯附接材料桥接在所述多个管芯附接区域之间。
根据本发明的另一方面，提供一种形成半导体封装件的方法，其包括以下步骤：形成所述半导体封装件的第一引线框架，所述第一引线框架具有在所述第一引线框架的第一表面上的多个管芯附接区域，其中所述多个管芯附接区域通过所述第一表面内的凹进部分相互分离，包括形成所述第一引线框架的以第一角度延伸远离所述第一表面的支承元件；形成所述半导体封装件的第二引线框架，所述第二引线框架具有用于电接触半导体管芯的电极的多个接触垫，其中电极在半导体管芯的第一表面上，包括将所述第二引线框架形成为具有定位元件，所述定位元件具有定位部件，所述定位部件被形成为与所述第一引线框架的所述支承元件配合；用管芯附接材料将半导体管芯附接到所述多个管芯附接区域的第一管芯附接区域；将所述第一引线框架定位在所述第二引线框架上，所述第一引线框架的所述支承元件与所述定位部件配合，以将所述半导体管芯的电极定位成覆盖所述第二引线框架的所述多个接触垫的至少一部分；将所述第二引线框架的所述第一接触垫和所述第二接触垫附接到所述半导体管芯的电极；以及用封装材料封装所述第一引线框架和所述第二引线框架，其中所述多个接触垫的一部分被暴露，以形成所述半导体封装件的第一引线和第二引线，且其中所述支承元件的远端被暴露，以形成所述半导体封装件的第三引线。
根据本发明的上述方法的一个实施例，其中将半导体管芯附接到所述第一管芯附接区域的所述步骤包括将半导体管芯附接到所述多个管芯附接区域中的多于一个的管芯附接区域。
根据本发明的上述方法的一个实施例，其中在将所述第一引线框架定位在所述第二引线框架上的所述步骤中，没有附接材料被用来将所述支承元件附接到所述定位元件，或附接到所述定位部件。
根据本发明的再一方面，提供一种形成半导体封装件的方法，其包括以下步骤：形成所述半导体封装件的第一引线框架，所述第一引线框架具有在所述第一引线框架的第一表面上的多个管芯附接区域，其中所述多个管芯附接区域被形成为附接到单个半导体管芯，且其中所述多个管芯附接区域通过凹进部分相互分离并与所述第一表面分离，以防止管芯附接材料桥接在所述多个管芯附接区域之间，包括形成所述第一引线框架的以第一角度延伸远离所述第一表面的支承元件；以及形成所述半导体封装件的第二引线框架，所述第二引线框架具有用于电接触单个半导体管芯的电极的多个接触垫，其中所述第二引线框架设置为位于所述第一引线框架之下，包括将所述第二引线框架形成为具有定位元件，定位元件带有被形成为与所述第一引线框架的支承元件配合的定位部件。
根据本发明的上述方法的一个实施例，其中将所述第二引线框架形成为具有所述定位元件，所述定位元件带有被形成为与所述第一引线框架的支承元件配合的定位部件的所述步骤包括：形成所述定位部件以包围所述支承元件的三面并暴露所述支承元件的远端。
根据本发明的上述方法的一个实施例，其进一步包括封装所述第一引线框架和所述第二引线框架的步骤，其中在所述封装步骤之前，所述定位部件不用附接材料附接到所述支承元件。
附图说明
图1示出了包括上引线框架和下引线框架的半导体封装件的实施方式的放大的截面图；
图2示出了包括图1下引线框架的引线框架组件的顶面的放大的等轴测图；
图3示出了包括图1上引线框架的另一个引线框架组件的底视图的放大的等轴测图；
图4示出了在形成引线框架组件的方法的实施方式中，图3引线框架组件在后续阶段的放大的等轴测图；以及
图5示出了在形成图1封装件的方法的实施方式中，图1上引线框架和下引线框架的放大的分解等轴测图。
为了简化和清楚阐述，附图中的元件未必按比例绘制，且不同图中的相同参考数字指代相同的元件。另外，为了简化描述，省略了公知的步骤和元件的描述和细节。如这里所采用的，半导体管芯的电极是指器件的被形成为半导体管芯的有源元件(active element)的一部分的、承载通过器件的电流的元件，例如MOS晶体管的源极或漏极或栅极，或双极晶体管的发射极、集电极或基极，或二极管的阴极或阳极。使用词语“近似地”或“基本上”表示元件的值具有预计非常接近设定值或位置的参数。然而，如在本领域所公知的，总有小的差异，使值或位置不能准确地等于设定值或位置。在本领域已十分明确，与准确地如所描述的理想目标相比，至少百分之十(10％)以内的差异都是合理的差异。
具体实施方式
图1示出了半导体封装件10的实施方式的放大的截面图。封装件10包括封装件主体11。封装件10的上引线框架21(以一般的方式用箭头来示出)具有附接到该引线框架的半导体管芯36。在优选的实施方式中，半导体管芯36是垂直金属氧化物半导体场效应(MOS)晶体管，其中管芯36的半导体衬底的底表面具有MOS晶体管的漏电极(drain electrode)，而MOS晶体管的顶表面具有栅电极以及一个或更多个源电极。封装件10的下引线框架49包括第一接触垫(contactpad)50和多个第二接触垫51，第一接触垫50设置为形成到管芯36的栅电极的电连接，而第二接触垫51设置为形成到管芯36的源电极的电连接。
图2示出了用来形成封装件10的下引线框架49的引线框架组件45的顶面的放大的等轴测图。如本领域技术人员所公知的，引线框架组件通常以具有封装位置的固体金属板开始，在所述封装位置处，将形成用于该封装位置的引线框架，例如引线框架49(用虚线示出)。用于引线框架的材料可以是用于半导体封装件引线框架的任何熟知的材料，包括铜、含铜的合金、镀有铜的金属、铁/镍合金、导体以及例如通过将导体镀到绝缘体上而形成为导电的绝缘体(例如塑料)。组件45的材料形成各种封装位置，各封装位置都包括引线框架49，一般用虚线示出。各封装位置通常用来形成类似于在图1中示出的封装件10的半导体封装件的下引线框架49。各引线框架49包含将用于各引线框架49的多个引线框架元件。各个引线框架元件都通过附接到各个引线框架元件并附接到组件45的侧轨或侧板17的连接条(tiebar)47机械地连在一起。各引线框架49包括第一接触垫50，第一接触垫50设置为电连接到半导体管芯36的栅电极(图1)。接触垫50一般形成为具有与管芯36的栅电极电接触以及机械接触的平整表面的基座(base)或板。接触垫50一般向管芯35的栅电极提供低阻电连接。垫50通过连接条47附接并固定在适当的位置，而连接条47机械地附接到侧板17以及附接到中央支承连接条(central supportingtie bar)48。连接条47和48相对于接触垫51固定接触垫50的位置。各引线框架49还包括设置为电连接到管芯36的源电极的多个第二接触垫51。第二接触垫51一般形成为具有与管芯36的源电极电接触以及机械接触的平整表面的基座或板。各垫51通过另一连接条47附接并固定在适当的位置，而另一连接条47机械地附接到侧板17以及附接到中央支承连接条48。连接条47和48同样相对于接触垫50固定接触垫51的位置。接触垫50和51的顶表面通常在与连接条47的平面不同的平面内形成。在优选的实施方式中，垫50和51的顶表面附接到连接条47的下表面的下边缘并从下边缘向外延伸，使得垫50和51的平面邻接连接条47的下表面的平面。在优选的实施方式的此结构中，连接条47沿着垫50和51的边缘形成止挡(stop)，止挡有助于使半导体管芯与垫50和51对齐，并同样有助于使组装操作期间管芯的旋转最小。在其他的实施方式中，连接条47可形成有弯曲部分或其他的结构。如另外将在下文中看到的，垫50的底表面(与管芯36相对的表面)形成封装件10的引线41(见图1)，而垫51的底表面(与管芯36相对的表面)形成封装件10的另外的引线42。
各引线框架49还包括多个定位元件(positioning element)53，定位元件53也通过连接条47附接到板17以及附接到中央连接条48。连接条47和48同样相对于接触垫50和51固定元件53的位置。各定位元件53的外边缘52(从引线框架49的内部向外的边缘)包括多个定位部件(positioning feature)54。定位部件54从定位元件53向外延伸远离引线框架49的内部。定位部件54可形成为突出物，其沿定位元件53的外边缘52隔开，且相互分隔开一段距离55。如另外将在下文中看到的，部件54及外边缘52的在部件54之间的部分形成用来相对于下引线框架49准确定位上引线框架21的接收部分(receptacle)。元件53的外边缘52分开一段距离57。外边缘52的在部件54之间的部分通常设置为邻接引线框架21的一部分。定位元件53和部件54形成在一个平面内，所述平面比垫50和51的底表面的平面更接近管芯36(图1)，使得在封装件10被封装后(图1)，定位元件53和部件54的下表面不向外暴露给主体11。
例如连接条47和48的连接条以及例如板17的侧板是本领域技术人员所公知的。如在本领域所公知的，在封装件10的组装期间，除了侧板17外还有连接条47和48将各引线框架49的各个元件固定在适当的位置。也可使用用于在组装过程中将垫50和51固定成与元件53和部件54在位置上对齐的其他公知的方法。
图3示出了用来形成图1描述中所说明的引线框架21的另一个引线框架组件15的实施方式的底部的放大的等轴测图。如本领域技术人员所公知的，引线框架组件一般以固体金属板开始，所述固体金属板具有形成引线框架例如引线框架18、19、20和21(用虚线示出)的位置。组件15一般具有形成引线框架的平整表面23。虚线22示出了后续形成侧板17的位置。对于引线框架18-21中的每一个，形成了多个管芯附接区域(die attach area)26、27和28。管芯附接区域26-28将随后用于将半导体管芯，例如管芯36附接到区域26-28中的一个或更多个区域。凹进部分31被形成，以包围区域26-28中的每个区域，使得各管芯附接区域26-28的表面与该引线框架的各其他管芯附接区域分开，且与表面23分开。凹进部分31从表面23伸进组件15的材料第一深度。凹进部分31的第一深度以及宽度形成为保证用于将管芯附接到区域26-28中的任何区域的任何管芯附接材料不会从管芯附接区域桥接到表面23，且不会桥接在区域26-28中的任何区域之间。凹进部分31的宽度通常形成为约五十到三百(50-300)微米，且优选为约两百(200)微米宽，而深度形成为约五十到三百三十(50-330)微米，且优选为约一百(100)微米深。
除去用于组件15的材料的一部分，使得可为引线框架18-20中的每个引线框架形成支承部分或连接条75。连接条75固定引线框架18-21相对于彼此以及相对于侧板17的位置。除去组件15的一些材料，使得各引线框架18-21的部分与组件15的材料的剩余部分分离，且从剩余部分延伸。
可由各种公知的引线框架制造技术，包括冲压、蚀刻、压印、半蚀法(half-etching)以及其他公知的引线框架制造技术来形成引线框架49以及18-21。例如，可冲压组件15的板，以除去材料的部分来形成引线框架18-21的形状，且在相同的步骤期间或在不同的步骤，可压印组件15以形成管芯附接区域26-28和凹进部分31。
图4示出了在形成引线框架18-21的方法的实施方式中，在另一后续阶段的组件15。用于引线框架18-20中的每一引线框架的材料的一部分形成为第一支承部分32和第二支承部分33，这两部分32和33将随后用于为引线框架18-20中的每一引线框架提供机械支承。可由各种公知的技术，包括如在图3中示出的通过弯曲引线框架18-21的与组件15的剩余部分分离的材料来形成支承部分32和33。支承部分32和33形成为具有不大于引线框架49的距离55(图2)的宽度30。一般地，宽度30形成为比距离55小约二十五到一百三十(25-130)微米，以保证在自动组装过程期间，支承部分32和33可定位在部件54之间。成形操作(forming operation)形成以一角度延伸远离表面23的支承部分32和33，所述角度相对于表面23小于一百八十度，且优选为相对于表面23约九十度。支承部分32和33中的每一支承部分都形成为距表面23一长度29。长度29被选择成保证在封装件10被封装后，支承部分32-33的底表面(在表面23远侧的表面)将被暴露。长度29一般近似地不小于管芯36的厚度加上用于将管芯36附接到区域26-29的管芯附接材料的厚度加上引线框架49的厚度加上用来将垫50和51电连接到电极38和39的任何导电胶材料的厚度。
随后，通常将半导体管芯附接到引线框架18-21中的每个引线框架。可通过各种公知的导电管芯附接材料，例如焊料、导电环氧树脂(conductive epoxy)、导电聚酰亚胺(conductive polyimide)、导电玻璃材料或其他公知的导电附接材料将半导体管芯附接到区域26-28。在一些实施方式中，管芯附接材料可以不是导电性的。可根据半导体管芯的尺寸将半导体管芯附接到区域26-28中的一个或更多个区域。为了保证半导体管芯随后恰当地与引线框架49对齐，管芯附接区域26总是用于管芯附接工艺(die attachment procedure)。如果半导体管芯的尺寸足够大以至于半导体管芯的表面区域大于管芯附接区域26的表面区域，那么半导体管芯也可覆盖区域27，或甚至覆盖区域27和28。如可从图1看到的，引线框架18-20中的每个引线框架随后被倒置并定位，以覆盖引线框架49的顶表面。管芯附接区域26定位为距支承部分32一段距离25，使得附接到区域26的半导体管芯将具有与接触垫50和51(图2)对齐的电极。例如，单个半导体管芯34可附接到区域26，如通过引线框架19所示出的。管芯34在管芯34的顶表面上具有栅电极38和源电极39。选择距离25以保证当翻转并定位引线框架19以覆盖引线框架49时(图1)，电极38和39与相应的接触垫50和51对齐。在另一个实施例中，大于管芯34的较大的半导体管芯35可附接到引线框架18-21中的一个引线框架，如通过引线框架20所示出的。因为管芯35比管芯34大，所以管芯35需要较大的管芯附接区域，这样，管芯35可附接到区域26和27两者，如通过引线框架20所示出的。因为管芯35比管芯34大，所以增加管芯35的长度以提供增加的尺寸。同样地，增加源电极39的长度以向管芯35提供较大和较低的电阻接触(resistance contact)。栅电极38的位置保持与在管芯34上的位置相同。这有利于提供管芯35和引线框架49之间的恰当对齐。管芯附接区域26的位置保证当倒置引线框架20以覆盖引线框架49时，电极38和39与相应的接触垫50和51对齐。在又一实施方式中，甚至更大的管芯36可附接到引线框架18-20中的一个或全部引线框架(例如通过引线框架21所示出的)。类似于管芯35，增加管芯36的长度以提供管芯36的增加的尺寸。同样增加源电极39的长度以提供较低的电阻接触。管芯36的较大尺寸使管芯36覆盖并附接到引线框架21的区域26、27和28。因为管芯附接区域26和电极38的位置关系没被改变，所以管芯36的电极38和39还将与引线框架49的相应的接触垫50和51对齐。
将用于将半导体管芯附接到区域26-28的管芯附接材料59(见图1)施加到将要用于半导体管芯的区域26-28中的一个或更多个区域。计算并控制施加到各管芯附接区域的附接材料的体积，以提供半导体管芯和管芯附接区域之间特定的接合厚度。因为管芯附接区域26-28的表面基本上是光滑的且是平面的，所以管芯附接材料被均一地吸引到管芯附接区域的所有点，使管芯附接材料润湿并均匀地扩展在管芯附接区域26-28中选定的一个或更多个区域上。凹进部分31防止管芯附接材料在管芯附接区域26-28之间桥接，这样，可精确地控制每个管芯附接区域上的附接材料的高度和体积。因此，施加到各管芯附接区域的体积优选地选择为提供相同的高度，并保证半导体管芯与表面23共面。如果各区域26-28的表面区域不同，那么施加到区域26-28中的每一区域的体积可以不同。当半导体管芯定位在管芯附接材料上时，管芯附接材料的表面张力和管芯附接材料与半导体管芯之间以及管芯附接材料与区域26-28之间的润湿粘附力(wetting adhesionforce)将半导体管芯固定在适当的位置。因为管芯附接材料通常扩展到各单独区域26-28的外边缘，所以表面张力将管芯固定在适当的位置。凹进部分31防止管芯附接材料扩展出各单独的管芯附接区域26-28的表面，由此防止管芯的θ旋转，并保证各管芯相对于管芯附接区域26精确地定位，使得管芯的电极38和39对齐到引线框架49的相应的接触垫50和51。
图5示出了覆盖引线框架49中的一个引线框架(图2)的引线框架21(图4)的分解的等轴测图。在形成封装件10(图1)的方法的一个实施方式中，在使引线框架18-21与引线框架49配合之前，将引线框架18-20中的每个引线框架从引线框架组件15划片(singulate)。在这样的组装实施方式中，使用公知的划片技术(singulation technique)将引线框架18-21从组件15划片。引线框架49通常保持附接在引线框架组件45内。尽管引线框架49通常保持附接到组件45，但为附图的清楚起见，图5中只显示了一个引线框架49。还是为了使附图和说明清楚，没有显示板17，而只是示出了连接条47和48的一部分。
导电附接材料70和71(见图1)通常被施加到引线框架49的各个接触垫50和51中的每一个垫。材料70一般是导电附接材料，例如焊料、导电环氧树脂、导电聚酰亚胺、导电玻璃材料或其他公知的导电附接材料。贴片机(pick-and-place machine)通常拾取引线框架18-20中的一个引线框架，将该引线框架倒置，并将该引线框架定位在一个引线框架49上。因为支承部分32和33的宽度30不大于引线框架49的距离55，且支承部分32和33之间的距离24不大于引线框架49的距离57，所以定位元件53(包括部件54)控制引线框架21和引线框架49之间的空间关系。支承部分32和33的外侧可邻接部件54，而支承部分32和33的内侧一般邻接元件53的边缘52。一般而言，宽度30形成为比距离55小约二十五到一百三十(25-130)微米，以保证在自动组装过程期间，支承部分32和33可以定位在部件54之间。引线框架21的距离24通常不小于引线框架49的距离57，且优选为比距离57小约二十五到一百三十(25-130)微米，以保证在自动组装过程期间，支承部分32和33可以定位在元件53的外部。因此，当将引线框架21定位在引线框架49上时，半导体管芯的电极38和39与引线框架49的相应的连接垫50和51对齐。
附接材料70和71通过适合于此类型的附接材料的方法来处理，以形成垫50和51以及半导体管芯的各个电极38和39之间的电连接。例如，附接材料59、70和71可以是焊料。对于这样的实施方式，在管芯附接步骤中，回流(reflow)材料59的焊料以处理材料，并将管芯附接到引线框架的管芯附接区域。在将管芯附接到垫50和51的步骤中，回流材料70和71的焊料以处理材料，并将管芯的电极电附接到垫50和51。在此回流操作中，管芯附接材料59也再次被加热和软化。此再加热步骤保证除了区域26-28与垫50和51之间的对齐外，还保持了管芯对区域26-28的对齐。在另一个示例性的实施方式中，附接材料59、70和71可以是导电环氧树脂。对于这样的实施方式，可通过加热或其他的热过程来处理环氧树脂。
再次参考图1，封装件10使用各种公知的封装技术，包括液封方法(1iquid encapsulating process)或传递模塑法，例如模制阵列封装(molded array packaging)(MAP)或模孔铸型(cavity molding)来封装。封装步骤形成封装件10的主体11(用虚线示出)。一般地，封装设置为暴露引线框架21的顶表面，以便形成改善封装件10的热特性的热沉。在其他的实施方式中，引线框架21的顶表面也可被封装。各个垫50和51的下表面或底表面暴露在主体11的外部，以形成用于封装件10的栅极和源极引线的各个外部端子或引线41和42。支承部分32和33的长度29保证引线框架21的各个支承部分32和33的远端43和44形成封装件10的漏极引线。
在模制后，通常切开封装件10，以除去连接条47和48以及组件45的任何其他部分。
鉴于所有上述内容，很明显，公开了一种新颖的器件和方法。如可看到的，使用多个管芯附接区域允许引线框架18-21接受几种不同的管芯尺寸，同时保证各管芯尺寸仍提供电极与下引线框架49的接触垫的恰当对齐。在漏极面上定位管芯附接区域使用半导体管芯的最大接触表面，这确实引起将管芯定位在上引线框架上而处于得到的封装件中。使用支承部分32和33的下表面形成封装件的引线使形成封装件10所需要的元件数目和工步减到最少，由此降低了成本。使用定位元件53和部件54有利于保持管芯36和下引线框架49之间的恰当对齐。
虽然以特定的优选实施方式描述了本发明的主题，但是很显然，对半导体领域的技术人员来说，许多替换和变化是明显的。为了清楚阐述，说明了优选的实施方式的结构，然而，其他实施方式应提供类似的结构。尽管管芯36被阐述为垂直MOS晶体管，但其他管芯也可被组装在封装件10内。例如，管芯的衬底可以不具有形成在该衬底上的管芯的电极。管芯可具有比管芯36更少或更多的源电极。管芯可在顶表面上具有比为管芯36示出的两个电极更多的电极，并且管芯可以是另一类型的半导体器件，而不是垂直MOS晶体管，例如横向晶体管或具有多于三个的电气端子的集成电路。只要一个管芯附接区域具有相对于下引线框架的接触垫的固定位置，上引线框架就可具有比描述的三个区域更多或更少的管芯附接区域。垫51可形成为其他结构，例如形成为一个连续的件，而不是在图2中示出的两个分离的件。另外，垫50和51可与连接条47处于相同的平面内，这是因为引线框架21连同元件53提供对半导体管芯的对齐。同样地，定位元件，例如元件53和部件54可具有不同的结构，只要定位元件/部件将上引线框架相对于下引线框架的接触垫(例如垫50/51)固定在适当的位置，并同样定位上引线框架的下端，使之作为半导体封装件的外部端子或引线而暴露。

Claims (12)

1.一种半导体封装件，其包括：
第一引线框架，其具有第一连接垫和第二连接垫，所述第一连接垫用于电连接到半导体管芯的有源区域的第一电极，而所述第二连接垫用于电连接到所述有源区域的第二电极，其中所述第一连接垫和所述第二连接垫被设置为电连接到所述半导体封装件的相应的第一引线和第二引线；以及
第二引线框架，其具有第一表面并具有第一部分，所述第一部分包括第一平面内的用于将所述半导体管芯附接到所述第二引线框架的管芯附接区域，所述管芯附接区域通过凹进部分而与所述第一表面分离，所述第二引线框架具有以一角度从所述第一表面延伸远离第一平面的多个支承部分，其中所述多个支承部分设置为形成所述半导体封装件的至少第三引线。
2.如权利要求1所述的半导体封装件，其中所述第一引线框架包括第一定位元件，所述第一定位元件与所述第一连接垫和所述第二连接垫电隔离，所述第一定位元件具有延伸远离所述第一引线框架的内部的突出部分，以相对于所述第一连接垫和所述第二连接垫定位所述第二引线框架的所述多个支承部分，使得所述第一连接垫和所述第二连接垫位于所述半导体管芯的相应的第一电极和第二电极之下。
3.如权利要求2所述的半导体封装件，其中所述突出部分之间的距离不小于所述多个支承部分中的一个支承部分的宽度。
4.如权利要求2所述的半导体封装件，其中所述第一定位元件在横向方向上定位在所述第二连接垫和所述半导体封装件的外边缘之间。
5.如权利要求1所述的半导体封装件，其中所述第二引线框架包括多个管芯附接区域和包围所述多个管芯附接区域中的每个管芯附接区域的凹进部分，所述凹进部分伸进所述第二引线框架的所述第一部分内第一深度，并具有第一宽度。
6.如权利要求5所述的半导体封装件，其中所述第一深度小于所述第一部分的厚度，且其中所述第一宽度至少足以防止管芯附接材料桥接在所述多个管芯附接区域之间。
7.一种形成半导体封装件的方法，其包括以下步骤：
形成所述半导体封装件的第一引线框架，所述第一引线框架具有在所述第一引线框架的第一表面上的多个管芯附接区域，其中所述多个管芯附接区域通过所述第一表面内的凹进部分相互分离，包括形成所述第一引线框架的以第一角度延伸远离所述第一表面的支承元件；
形成所述半导体封装件的第二引线框架，所述第二引线框架具有用于电接触半导体管芯的电极的多个接触垫，其中电极在半导体管芯的第一表面上，包括将所述第二引线框架形成为具有定位元件，所述定位元件具有定位部件，所述定位部件被形成为与所述第一引线框架的所述支承元件配合；
用管芯附接材料将半导体管芯附接到所述多个管芯附接区域的第一管芯附接区域；
将所述第一引线框架定位在所述第二引线框架上，所述第一引线框架的所述支承元件与所述定位部件配合，以将所述半导体管芯的电极定位成覆盖所述第二引线框架的所述多个接触垫的至少一部分；
将所述第二引线框架的第一接触垫和第二接触垫附接到所述半导体管芯的电极；以及
用封装材料封装所述第一引线框架和所述第二引线框架，其中所述多个接触垫的一部分被暴露，以形成所述半导体封装件的第一引线和第二引线，且其中所述支承元件的远端被暴露，以形成所述半导体封装件的第三引线。
8.如权利要求7所述的方法，其中将半导体管芯附接到所述第一管芯附接区域的所述步骤包括将半导体管芯附接到所述多个管芯附接区域中的多于一个的管芯附接区域。
9.如权利要求7所述的方法，其中在将所述第一引线框架定位在所述第二引线框架上的所述步骤中，没有附接材料被用来将所述支承元件附接到所述定位元件，或附接到所述定位部件。
10.一种形成半导体封装件的方法，其包括以下步骤：
形成所述半导体封装件的第一引线框架，所述第一引线框架具有在所述第一引线框架的第一表面上的多个管芯附接区域，其中所述多个管芯附接区域被形成为附接到单个半导体管芯，且其中所述多个管芯附接区域通过凹进部分相互分离并与所述第一表面分离，以防止管芯附接材料桥接在所述多个管芯附接区域之间，包括形成所述第一引线框架的以第一角度延伸远离所述第一表面的支承元件；以及
形成所述半导体封装件的第二引线框架，所述第二引线框架具有用于电接触所述单个半导体管芯的电极的多个接触垫，其中所述第二引线框架设置为位于所述第一引线框架之下，包括将所述第二引线框架形成为具有定位元件，定位元件带有被形成为与所述第一引线框架的支承元件配合的定位部件。
11.如权利要求10所述的方法，其中将所述第二引线框架形成为具有所述定位元件，所述定位元件带有被形成为与所述第一引线框架的支承元件配合的定位部件的所述步骤包括：形成所述定位部件以包围所述支承元件的三面并暴露所述支承元件的远端。
12.如权利要求10所述的方法，其进一步包括封装所述第一引线框架和所述第二引线框架的步骤，其中在所述封装所述第一引线框架和所述第二引线框架的步骤之前，所述定位部件不用附接材料附接到所述支承元件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8076183B2 (en) * 2009-10-27 2011-12-13 Alpha And Omega Semiconductor, Inc. Method of attaching an interconnection plate to a semiconductor die within a leadframe package
CN102169864B (zh) * 2010-02-26 2015-06-17 飞思卡尔半导体公司 引线框架片材
KR101662038B1 (ko) * 2010-05-07 2016-10-05 삼성전자 주식회사 칩 패키지
US8896106B2 (en) 2012-07-09 2014-11-25 Infineon Technologies Ag Semiconductor packages having multiple lead frames and methods of formation thereof
US9166553B2 (en) * 2012-10-14 2015-10-20 Mnemonics, Inc. Surface acoustic wave (SAW) device package and method for fabricating same
EP3017503B1 (en) * 2013-10-01 2017-07-05 Autoliv ASP, Inc. Compact shielded automotive radar module and method
CN104617074B (zh) * 2013-11-01 2017-12-26 无锡华润安盛科技有限公司 一种框架的封装结构及其应用方法
US10074907B2 (en) 2015-03-12 2018-09-11 Veoneer Us, Inc. Apparatus and method for mitigating multipath effects and improving absorption of an automotive radar module
DE102019112979B4 (de) 2019-05-16 2024-07-11 Infineon Technologies Ag Clip mit Verriegelungsausnehmung, Package mit dem Clip und Verfahren zum Herstellen eines Packages
DE102020109703A1 (de) 2020-04-07 2021-10-07 Infineon Technologies Ag Halbleitergehäuse und verfahren zu seiner herstellung
US20220115304A1 (en) * 2020-10-13 2022-04-14 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926695A (en) * 1997-06-10 1999-07-20 National Semiconductor Corporation Lead frame incorporating material flow diverters
CN1679162A (zh) * 2002-08-30 2005-10-05 费查尔德半导体有限公司 基于基片的未模制封装

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081031A (en) 1998-06-29 2000-06-27 Semiconductor Components Industries, Llc Semiconductor package consisting of multiple conductive layers
US20040262781A1 (en) 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
US7394150B2 (en) 2004-11-23 2008-07-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US7812437B2 (en) * 2006-05-19 2010-10-12 Fairchild Semiconductor Corporation Flip chip MLP with folded heat sink
US7777315B2 (en) * 2006-05-19 2010-08-17 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926695A (en) * 1997-06-10 1999-07-20 National Semiconductor Corporation Lead frame incorporating material flow diverters
CN1679162A (zh) * 2002-08-30 2005-10-05 费查尔德半导体有限公司 基于基片的未模制封装

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