CN106024857B - 具有沟道截断环的半导体器件及生产其的方法 - Google Patents

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Abstract

本发明涉及具有沟道截断环的半导体器件及生产其的方法。一种垂直半导体器件（1）包括：具有前表面（11）和背表面（12）的衬底（2），位于所述衬底（2）中的有源区（AA），其具有掺杂有第一掺杂剂类型的漂移区域（22），在横向上围绕所述有源区（AA）的边缘终端区域（ER），被提供在所述前表面处并位于所述边缘终端区域（ER）中的沟道截断环端子（40），以及位于所述沟道截断环端子（40）朝向所述有源区（AA）的一侧上并被提供成与所述沟道截断环端子（40）相邻的第一抑制沟槽（50）。此外，提供了一种用于这种半导体器件的生产方法。

Description

具有沟道截断环的半导体器件及生产其的方法
技术领域
本公开涉及具有沟道截断环的半导体器件的实施例，并且特别地涉及具有沟道截断环的单极和双极功率半导体器件（例如场效应晶体管（FET）和绝缘栅双极晶体管（IGBT））以及集成电路的实施例。
背景技术
在功率FET器件中，沟道截断环用于抑制在芯片的边缘区域中潜在地建立寄生反型沟道。沟道截断环一般包括接近芯片的边缘区域的掺杂区，其此后称为沟道截断环端子。后者电连接到该器件的背面电势或漏极电势。在与沟道截断环端子相邻的表面上，一般提供包括金属（例如铝）或另一导电材料的场板，其是沟道截断环的一部分。
用实验方法发现在特定操作条件下，特别是在半导体表面的接近表面区中的低基本掺杂（base doping）的情况下，该器件的空间电荷区域可以在横向方向上延伸以到达沟道截断环端子的区域。这可能导致少数电荷载流子的注入（双极注入），并且由此导致泄漏电流的不希望有的增加，尤其是在p掺杂沟道截断环端子的情况下。一般，p掺杂沟道截断环用于简化功率器件的生产过程。当连接漏极的沟道截断环端子用作有效寄生晶体管时，这种不希望有的行为特别地发生在高操作温度下。在例如由利用质子的掺杂产生的表面区中非常低的掺杂、尤其是连同垂直变化的掺杂轮廓的情况下，在与约1011 cm-2一样低的浓度范围内的负电荷已经示出在所描述的方面是有害的。没有已知的方式来有效抑制这种结合p型沟道截断环的寄生效应。
因此，期望具有避免上述问题的半导体器件及因此的生产方法。
发明内容
根据一个实施例，提供一种垂直半导体器件。它包括具有前表面的衬底、位于衬底中具有掺杂有第一掺杂剂类型的漂移区的有源区、在横向上围绕所述有源区的边缘终端区域、以及位于所述边缘终端区域中被提供在所述前表面上的沟道截断环端子。第一抑制沟槽位于沟道截断环端子朝向所述有源区的一侧上并被提供为与所述沟道截断环端子相邻。
根据另一个实施例，提供一种用于生产垂直半导体器件的方法。所述方法包括：提供具有前表面的第一掺杂剂类型的衬底，在所述衬底中提供有源区和在横向上围绕所述有源区的边缘终端区域，在所述边缘终端区域中在所述前表面上提供沟道截断环端子，以及在所述有源区和所述沟道截断环端子之间的区中提供第一抑制沟槽。
所述半导体器件和所述方法的另外的实施例、修改和改进将根据下面的描述和所附权利要求变得更明显。
附图说明
对于本领域普通技术人员而言，包括其最佳模式的全部且使得能够实现的公开在包括对所附附图的参考的说明书的剩余部分中被更特别地阐明。其中：
图1示出根据一个实施例的半导体器件；
图2示出根据另一个实施例的半导体器件；
图3示出根据另外的实施例的半导体器件；
图4示出根据另外的实施例的半导体器件；
图5在平面图中示出根据实施例的在半导体器件上的部分布局视图；
图6-图8示出根据实施例的在半导体器件的生产中的各种状态。
具体实施方式
在下面的详细描述中，参考所附附图，这些所附附图形成了该详细描述的一部分，在这些附图中作为例证示出了其中可以实践本发明的特定实施例。在这方面，方向性术语，例如"顶部"、"底部"、"前"、"后"、"前部"、"尾部"、“横向”、“垂直”等等，是参考所描述的一个或多个图的取向来使用的。这些术语旨在包括除了不同于图中所描绘的那些取向的取向以外的器件的不同取向。由于实施例的部件可被定位在许多不同的取向上，因此方向性术语用于例证的目的，并且决不是限制性的。此外，还使用例如"第一"、"第二"等的术语来描述各种元件、区域、区段等，并且这些术语也并不旨在是限制性的。遍及描述，类似的术语指代类似的元件。应当理解可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是在限制性意义上理解的，并且本发明的范围由所附权利要求限定。正被描述的所述实施例使用特定语言，其不应被解释为限制所附权利要求的范围。
场效应晶体管（FET）的阈值电压（通常缩写为Vth）是栅-源电压的值，在该栅-源电压下，FET的导电性质在增强型器件的情况下显著从不导电改变为导电，或者在耗尽型器件的情况下在增加栅-源电压的情况下显著从导电改变为不导电。该阈值电压也称为夹断电压。对于增强型器件，当栅电极和源极区域之间的电压高于阈值电压Vth时，反型沟道形成在体区域的紧接于介电区域或介电层的沟道区域中。在该阈值下，形成在体区域中的沟道区域开始在晶体管的源极接触和漏极接触之间建立欧姆连接。在该阈值电压以下，FET是不导电的。由此，阈值电压Vth常常指的是在第一导电类型的两个半导体区域之间的单极电流流动的开始所必需的最小栅极电压，所述两个半导体区域形成晶体管结构的源极和漂移或漏极。
在本说明书中，半导体衬底的背表面被认为是由半导体衬底的下部或背面表面形成的，而前表面被认为是由半导体衬底的上部、前或主表面形成的。因此在考虑到该取向的情况下如本说明书中使用的术语“在……之上”和“在……之下”描述了结构特征对另一结构特征的相对位置。
在本说明书的上下文中，术语“MOS”（金属氧化物半导体）应当理解为包括更一般性的术语“MIS”（金属绝缘体半导体）。例如，术语MOSFET（金属氧化物半导体场效应晶体管）应当理解为也包括具有不是氧化物的栅极绝缘体的FET，即术语MOSFET分别用在IGFET（绝缘栅场效应晶体管）和MISFET（金属绝缘体半导体场效应晶体管）的更一般性的术语意义中。用于MOSFET的栅极材料的术语“金属”应当理解为包括导电材料，例如但不限于，金属、合金、掺杂多晶半导体和金属半导体化合物，例如金属硅化物。
场效应控制的开关器件，例如金属氧化物半导体场效应晶体管（MOSFET）或绝缘栅双极晶体管（IGBT）已经用于多种应用，包括用作电源和功率转换器、电动车、空调以及甚至立体音响系统中的开关。特别是关于能够切换大电流和/或在较高电压下操作的功率器件，在导通状态中的低电阻常常是期望的。这意味着例如对于待切换的给定电流，期望跨越被接通的FET的电压降（例如源-漏电压）是低的。另一方面，在FET的关断或换向期间出现的损耗常常也被保持为小的以最小化总损耗。
如本说明书中使用的术语“半导体功率开关”意图描述在单个芯片上的具有高电压和/或高电流切换能力的半导体器件。换句话说，功率半导体器件旨在用于一般在安培范围内的高电流。在本说明书内，术语“半导体功率开关”、“半导体切换器件”以及“功率半导体器件”是同义使用的。
在本说明书的上下文中，术语“有源单元区域”或“有源区”意图描述半导体切换器件的半导体衬底的区域，其中布置了承载负载电流的可切换单元。有源区中的可切换单元限定了半导体切换器件的切换行为。具体地，有源区可以至少包括主要的或第一可切换区域以及第二可切换区域，可选地为超过两个的不同可切换区域。不同可切换区域中的可切换单元可以在至少一个物理性质（例如栅-漏电容或阈值电压）上彼此不同。有源区的不同可切换区域也被称为有源区的“子区域”并且描述了具有带有不同于其他子区域的可切换单元的物理性质的物理性质的可切换单元或可切换单元的部分的区域。特别地，不同子区域可以被制造成具有不同阈值电压，使得特定子区域的个别单元或一组各个单元的阈值电压不同于另一个特定子区域的个别单元或一组各个单元的阈值电压。
在本说明书的上下文中，术语“单元间距”或“纵向间距”意图描述有源区中的可切换单元的间距。
在本说明书的上下文中，术语“栅电极结构”意图描述被布置成紧接于半导体衬底并通过介电区域或介电层与半导体衬底绝缘的导电结构。当在半导体衬底的表面上观看时，栅电极结构覆盖半导体器件的不同区域，例如体区域和漂移区域。栅电极结构包括可切换单元的紧接于体区域的栅电极，并且还包括彼此电连接的相邻栅电极之间的电连接。栅电极被配置成例如通过可切换单元的相应源极区域和漂移区域之间的体区域中的“反型沟道”的电场居间（electric-field-mediated）形成来形成和/或控制体区域中的沟道区域的导电性。当形成反型沟道时，沟道区域的导电类型一般被改变，即被反转，以在源极区域和漏极区域之间形成单极电流路径。栅电极结构常常方便地称为栅极多晶硅。
用于在栅电极和体区域之间形成介电区域或介电层的介电材料的实例包括，但不限于，氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiOxNy)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪(HfO2)，以及其包括不同绝缘材料的堆叠的组合。
术语“电连接”和“电连接的”描述了两个元件之间的欧姆连接。
在本说明书的上下文中，术语“栅极信号发射器”意图描述将外部切换信号的传递提供给可切换单元的栅电极结构的电极配置。在该说明书内，术语“栅极金属化”和“栅极信号发射器”是同义使用的。一般，栅极金属化形成在栅电极结构上以改进切换信号的分布。例如，栅电极结构由多晶硅形成并且可以具有覆盖有源区的网状结构，而栅极金属化形成在半导体器件外围中（例如在边缘终端区中）的栅电极结构上并与该栅电极结构欧姆接触。栅极金属化可以例如包括栅极环或者包括栅极环和从栅极环延伸到有源区中的栅极指状物（finger）。栅电极结构的网状结构包括用于源极插塞或源极接触的开口。栅极信号发射器一般具有比栅电极结构低的比电阻。例如，栅极信号发射器可以由比栅电极结构更多的导电材料制成和/或可以被制成得比栅电极结构更厚以减小电阻。
在本说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替换地，可以利用相反的掺杂关系来形成半导体器件，使得第一导电类型可以是p掺杂并且第二导电类型可以是n掺杂。此外，一些图通过紧接于掺杂类型指示“-”或“+”来图示相对掺杂浓度。例如“n-”意指比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。然而，指示相对掺杂浓度并不意味着相同相对掺杂浓度的掺杂区域必须具有相同绝对掺杂浓度，除非另有说明。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这同样适用于例如n+掺杂区域和p+掺杂区域。
在本说明书的上下文中，术语“沟道截断环”旨在意指半导体衬底中的位于器件的边缘区域中的称为沟道截断环端子的掺杂区的组合，其连接到衬底的表面上的场板，所述场板定位为与沟道截断环端子相邻。沟道截断环端子一般经由芯片边缘（锯切边缘）电连接到半导体器件的漏极电势（或背面电势）。由此，沟道截断环端子和沟道截断环的场板之间的电连接一般经由接触结构实现在芯片的拐角区域中。
通常，实施例涉及具有位于半导体衬底中的有源区和掺杂有第一掺杂剂类型的漂移区的垂直半导体器件。边缘终端区域在横向上围绕有源区，并且沟道截断环端子被提供在边缘终端区域中的衬底的前表面处。第一抑制沟槽被提供在沟道截断环端子朝向有源区域的一侧，该沟槽在横向上围绕该有源区。第一抑制沟槽用于抑制沟道截断环端子的区域中的双极注入。第一抑制沟槽与沟道截断环端子电隔离。其与沟道截断环端子相邻，并且可以在朝向有源区域的方向上邻接它或者远离它。一般，沟道截断环端子经由芯片边缘电连接到半导体衬底的背面上的漏极电势。在下文中描述的典型实施例中，漂移区是n掺杂的并且沟道截断环端子是p掺杂的，但是在实施例中，漂移区也可以是p掺杂的并且沟道截断环端子是n掺杂的。
通常，在实施例中，建议在沟道截断环端子和半导体本体中的有源区之间提供附加沟槽，此后称为抑制沟槽。抑制沟槽导致在p掺杂沟道截断环端子附近操作期间双极注入的有效抑制。
优选地，该抑制沟槽被定位为尽可能接近p型沟道截断环端子。如果待优化的器件是例如沟槽IGBT，那么可以使用用于栅极沟槽的工艺，而不用附加的工艺努力（processeffort）和花费，从而仅需要设计改变。典型的抑制沟槽深度是例如3至5微米，其中沟槽宽度可以例如高达几微米。该沟槽可以优选地用掺杂或未掺杂的氧化物加衬里，或者当沟槽的宽度不太宽时可以用它完全填充。在实施例中，用其他绝缘体（例如高k材料）填充该沟槽也是可能的。
参考图1，描述半导体器件1的第一实施例，其中该器件示例性地是MOSFET。半导体器件1包括具有前表面11和布置成与前表面11相对的背表面12的半导体衬底2。半导体衬底或本体2可以由任何适合于制造半导体器件的半导体材料制成。这样的材料的实例包括但不限于，举几个例子来说，诸如硅（Si）之类的元素半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）之类的IV族化合物半导体材料，诸如砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、氮化镓（GaN）、氮化铝镓（AlGaN）、磷化铟镓（InGaPa）或者磷化砷镓铟（InGaAsP）之类的二元、三元或四元III-V族半导体材料，以及诸如碲化镉（CdTe）和碲化汞镉（HgCdTe）之类的二元或三元II-VI族半导体材料。上面提到的半导体材料也称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括但不限于SiC和SiGe异质结半导体材料。对于功率半导体应用而言，当前主要使用Si、SiC和GaN材料。
半导体衬底2可以是单块单晶材料。还可能的是，半导体衬底2包括块单晶材料和形成在其上的至少一个外延层。使用外延层提供在修整材料的背景掺杂方面更大的自由度，因为可以在沉积一个或多个外延层期间调节掺杂浓度。
半导体衬底2进一步包括第一导电类型的漂移区域22。漂移区域22是弱n掺杂区域。与漂移区域22接触，漏极区域21布置为接触区域，在其上提供漏电极18。在该实施例中，漏极区域21是高n掺杂的并且与n掺杂的漂移区域22形成第一结31，也就是说在该实施例中的nn+结。在其他实施例中，具有比漂移区域22高的掺杂浓度且比漏极区域21低的掺杂浓度的第一导电类型的场截止区域（图1中未示出）形成在漂移区域22和漏极区域21之间。在一些实施例中，漂移区域22可以具有在从约1013/cm3 到约1017/cm3的范围内的掺杂浓度。在另外的实施例中，漏极区域21可以具有在从约1018/cm3 到约1021/cm3的范围内的掺杂浓度。
p掺杂的体区域23形成在漂移区域22上并与漂移区域22接触。由此，形成第二结32，也就是说在该实施例中的pn结。在一些实施例中，体区域23可以具有在从约1015/cm3到约1019/cm3的范围内的典型掺杂浓度。如图1中所示，至少一个高n掺杂的源极区域24嵌入体区域23中。在一些实施例中，一个或多个源极区域24可以具有在从约1017/cm3到约1020/cm3的范围内的掺杂浓度。第三结33（也就是说在该实施例中的pn结）形成在源极区域24和体区域23之间。
隔离层17可以由例如氧化物或其他绝缘材料制成。例如，隔离层17可以选择性地或全局地热生长在半导体衬底2的前表面11上。在后者的情况下，由此形成的氧化层随后被结构化。栅电极44和栅极接触G之间的电接触仅被示意性地示出，它可以例如实现在附图平面的后面或前面的平面内。
至少一个沟道截断环端子40布置在边缘终端区域ER中的半导体衬底2中。沟道截断环端子40从前表面11基本上垂直地延伸到半导体衬底2中。当在半导体衬底2的前表面11上的平面图中观看时，技术人员将认识到边缘终端区域ER一般完全围绕有源区AA或多个有源区。
衬底边缘13一般是在分离半导体器件1与其他器件的分离过程期间通过锯切、激光切割或任何其他合适的分离工艺来形成的，所述其他器件通常是与半导体器件1一起在公共晶片衬底上进行处理的。因此衬底边缘13可能呈现出由分离工艺以及悬空键引起的晶体缺陷。
在高电压器件中，沟道截断环40防止在边缘区域中建立反型沟道。
在实施例中，沟道截断环端子40经由衬底边缘13连接到漏极18的电势。此外，半导体衬底可以包括至少一个场环54，其可选地与位于衬底的表面11上的至少一个场板56（图1中未示出，参见例如图3和图4）欧姆连接。场板56一般包括导电材料，例如掺杂的多晶硅或铝。可以提供多个场环54和被提供在有源区域AA和沟道截断环端子40之间的可选场板56。所述一个或多个场环和场板以及沟道截断环端子40的特别布置可以根据具体需要来选择。对于所描述的场环结构可替换地，边缘终端也可以基于公知的横向掺杂变化（VLD，未示出）或结终端延伸（JTE）。
在实施例中，在沟道截断环端子40和半导体本体中的有源区AA之间提供附加抑制沟槽50。在空间电荷区由于高反向电压而延伸到沟道截断环端子时的情况下，抑制沟槽50导致对双极注入的有效抑制。优选地，该抑制沟槽50被定位为接近于p型沟道截断环端子40。
作为非限制性实例，抑制沟槽的典型深度是2至7µm。抑制沟槽50的宽度可以例如高达几µm，例如0.5至3µm。第一抑制沟槽50的壁可以覆盖有薄层53，其包括例如氧化硅或掺杂的氧化硅。第一抑制沟槽50包括下述中的至少一个：多晶硅、氧化硅、高k材料或磷硅酸盐玻璃。
利用未掺杂的氧化硅完全填充抑制沟槽同时省略衬里一般仅在该沟槽的宽度不太宽时是可行的。在实施例中，利用其它绝缘体（例如高k材料）填充该沟槽也是可能的，由此一般利用与用于有源区AA中的沟槽相同的材料填充抑制沟槽50。
如上所述提供第一抑制沟槽50结合接近表面11的区中的半导体衬底2的非常低的基本掺杂（其如前面所述的可能导致增加的泄漏电流（尤其是在p掺杂的沟道截断环端子40的情况下）以及导致少数电荷载流子的双极注入）是特别合适的。例如，如果漂移区域22具有垂直不均匀的掺杂轮廓70（其在图1中示例性地示出），则这种情形可能出现。由此，漂移区22具有朝向半导体衬底2的前表面11具有较低掺杂的掺杂轮廓70，其可以例如是经由半导体表面11的离子注入（例如质子注入）的结果。
一般，场板66被提供在p型沟道截断环端子40的区域中的半导体前表面11上。场板66通过一般提供在芯片的拐角中的接触49（图1中未示出，参见例如图5）连接到沟道截断环端子40，其通过衬底边缘13连接到漏极18的电势。
根据如图2中所示的实施例，另一抑制沟槽55被提供在沟道截断环40和有源区AA之间。它被提供在第一抑制沟槽50朝向有源区域AA的一侧上。该另一抑制沟槽55一般类似于第一抑制沟槽50，由此具有与第一抑制沟槽50相同的尺寸。可选地，甚至三个或更多个抑制沟槽可以被提供在沟道截断环40朝向有源区AA的一侧上。每个另一抑制沟槽可用于抑制少数载流子的注入。抑制沟槽的个别放置以及它们的尺寸可以容易地通过模拟和优化来选择。可选地，一个或多个场板可以被提供在例如包括多晶硅的一个或多个抑制沟槽中。
根据如图3中所示的实施例，另一外部抑制沟槽57被提供在沟道截断环40和衬底2的衬底边缘13之间。也就是，该外部抑制沟槽57被提供在沟道截断环端子40指向远离有源区AA的一侧上。类似第一抑制沟槽50，它被定位在沟道截断环端子40附近，一般与沟道截断环端子40相邻。
可选地，可以在整个边缘终端区域上方或半导体1的整个前表面上方的沟道截断环40的区中执行n毯式注入。该n毯式注入的注入剂量一般在1 × 1011 cm-2 和5 × 1011 cm-2之间的范围内，或者更一般地，在1.5 × 1011 cm-2 和3 × 1011 cm-2之间的范围内。在注入之后执行的退火工艺之后，该n毯层的渗透深度一般小于5µm，或者甚至小于3µm，或者更一般地甚至小于1µm。
位于沟道截断环端子40和有源区域AA之间的第一抑制沟槽50可以可选地被提供有增加的n掺杂。这可以通过施主材料的注入和/或扩散来执行，以便抑制沟道截断环端子40的区域中的双极注入。以这种方式，第一抑制沟槽50可以用作一种附加n掺杂的沟道截断环端子。如果该沟槽被适当定位，则p掺杂的沟道截断环端子40甚至可以被省略并且被n掺杂的第一抑制沟槽50代替。这同样可以适用于外部抑制沟槽57并且特别适用于从第一抑制沟槽50相对于有源区域AA向内设置的所述另一抑制沟槽55。
第一抑制沟槽50的填充可以被提供有具有第一掺杂剂类型的重掺杂。这一般可以通过采用对第一抑制沟槽50的局部沉积的磷硅酸盐玻璃填充来执行。由此，P原子可以扩散到在第一抑制沟槽50周围的邻近的半导体衬底2中并且创建了遮蔽p掺杂的沟道截断环端子40的n掺杂区。这具有如下的优点：一般不存在所要求的附加工艺步骤，因为无论如何在半导体器件1的生产期间采用了磷硅酸盐玻璃（PSG）或硼磷硅酸盐玻璃（BPSG）沉积步骤。一般，仅相应的掩模必须是适应的，从而导致对绝缘层的修改。
在实施例中还可能采用另外的高温工艺以将P掺杂剂扩散到第一抑制沟槽50外到周围的半导体衬底中。
在上面采用PSG的沉积期间，可以在PSG层和前表面11之间采用薄氧化层，其厚度必须被提供得足够低使得来自PSG的P原子可以扩散通过它们。出于同样的目的，还可以采用BPSG，因为与B含量相比，该材料中的P含量一般显著更高，例如大约是两倍。薄氧化层在该情况下可以是有利的，因为氧化硅中P的扩散系数显著高于B的扩散系数，因此P原子显著比B原子更快地到达薄氧化层和半导体衬底的前表面11之间的边界。
尽管图1、2和3的实施例关于单极功率半导体器件，例如功率FET，但图4的实施例关于双极功率半导体器件，特别地关于IGBT和二极管。因此，第二导电类型的发射极区域21'（在该情况下是高p掺杂区域）形成在第二表面12处。第一结31在这里形成在发射极区域21'和具有比漂移区域22的掺杂浓度高的掺杂浓度的第一导电类型的可选的场截止区域25之间。第四结34（在该情况下是nn-结）形成在场截止区域25和漂移区域22之间。发射极区域21'被第二金属化18电接触，该第二金属化18包括集电极端子C。
在图5中，示出在芯片的拐角中的沟道截断环端子40的区的布局上的顶视图。通过接触49，沟道截断环端子40连接到场板66（未示出）。
在图6中，在提供漏极区域21之后示出半导体衬底2，所述提供漏极区域21是MOSFET半导体器件的生产工艺的一部分。在图7中，示出在蚀刻栅极沟槽43之后的半导体衬底2的状态以及用于后来的抑制沟槽50的沟槽50’。用于第一抑制沟槽50的沟槽50’一般，但不必须是在与有源区AA的栅极沟槽43相同的生产步骤中生产的。
在图8中所示的状态之前，用于控制有源区域AA有源区域的栅极沟槽43中的多晶硅沉积的掩模（未示出）也用于控制第一抑制沟槽50的填充。在一般通过沉积掺杂剂填充抑制沟槽50并提供沟道截断环端子40和体区域23之后或者与一般通过沉积掺杂剂填充抑制沟槽50并提供沟道截断环端子40和体区域23部分地同时，衬底2被进一步如本领域中已知的那样处理以例如得到如关于图1所述的半导体器件或者在修改的工艺的情况下得到关于图4所述的半导体器件。由此，例如，提供了一个或多个氧化层17，并且提供了用于栅极和源极的接触G和S。
在本文描述的实施例的情况下，功率半导体器件中的泄漏电流连同沟道截断环端子的区域中的不希望有的双极注入可以被显著减少。获得的效果包括所要求的边缘区域定尺寸、芯片厚度和阻断能力之间的改进的折中。另一个效果是相应电子部件的改进的耐久性，其由此也是更经济的。
上面的书面描述包括包含其最佳模式的具体实施例，并且还以使得本领域任何技术人员能够制成和使用本发明。尽管已经按照各种具体实施例描述了本发明，但是本领域技术人员将认识到在权利要求的精神和范围内可以利用修改来实践本发明。尤其是，上面描述的实施例的相互非排他性特征可以彼此组合。受专利保护的范围由权利要求限定并且包括本领域技术人员想到的其他实例。这样的其他实例旨在处于权利要求的范围内。

Claims (25)

1.一种垂直半导体器件，包括：
- 具有前表面和背表面的衬底，
- 位于所述衬底中的有源区，
- 在横向上围绕所述有源区的边缘终端区域，
- 从所述有源区内延伸到所述边缘终端区域内的漂移区，所述漂移区掺杂有第一掺杂剂类型：
- 体区域，位于所述有源区中在所述漂移区上并且与所述漂移区接触，并掺杂有与第一掺杂剂类型相反的第二掺杂剂类型；
- 被提供在所述前表面上并位于所述边缘终端区域中的沟道截断环端子，其中所述沟道截断环端子掺杂有第二掺杂剂类型，并通过所述漂移区与所述体区域分离；
- 位于所述沟道截断环端子朝向所述有源区的一侧上的第一抑制沟槽，其中所述第一抑制沟槽的面向所述有源区的第一侧与所述漂移区接触，且所述第一抑制沟槽的与所述有源区相对的第二侧与所述沟道截断环端子接触；以及
提供在所述沟道截断环端子和所述衬底的衬底边缘之间的外部抑制沟槽。
2.根据权利要求1所述的垂直半导体器件，其中所述漂移区具有垂直不均匀的掺杂轮廓，所述垂直不均匀的掺杂轮廓具有朝向所述衬底的所述前表面的较低掺杂。
3.根据权利要求1所述的垂直半导体器件，其中所述第一抑制沟槽的深度从2到7µm，并且所述第一抑制沟槽的宽度从0.5到3µm。
4.根据权利要求1所述的垂直半导体器件，其中所述第一抑制沟槽的壁覆盖有包括下述中的至少一个的层：氧化硅和掺杂的氧化硅，并且其中所述第一抑制沟槽包括下述中的至少一个：
- 多晶硅，
- 氧化硅，
- 高k材料，以及
- 磷硅酸盐玻璃。
5.根据权利要求1所述的垂直半导体器件，其中
- 所述第一掺杂剂类型是n掺杂剂，以及所述第二掺杂剂类型是p掺杂剂，或者
- 所述第一掺杂剂类型是p掺杂剂，以及所述第二掺杂剂类型是n掺杂剂。
6.根据权利要求1所述的垂直半导体器件，其中所述器件是下述之一：二极管、IGBT和功率MOSFET。
7.根据权利要求1所述的垂直半导体器件，其中所述第一抑制沟槽具有包括磷硅酸盐玻璃的填充。
8.根据权利要求1所述的垂直半导体器件，还包括设置在所述漂移区下方的场截止区。
9.根据权利要求1所述的垂直半导体器件，其中所述沟道截断环端子具有p型掺杂。
10.根据权利要求1所述的垂直半导体器件，其中所述漂移区具有垂直不均匀的掺杂轮廓。
11.根据权利要求10所述的垂直半导体器件，其中通过离子注入来形成所述垂直不均匀的掺杂轮廓。
12.根据权利要求1所述的垂直半导体器件，还包括与所述漂移区接触的漏极区，其中所述漏极区掺杂有第一掺杂剂类型，所述漏极区通过所述漂移区与所述体区域分离，且所述漏极区经由所述衬底的衬底边缘电连接到所述沟道截断环端子。
13.根据权利要求1所述的垂直半导体器件，其中所述第一抑制沟槽的壁覆盖有介电层。
14.一种用于生产垂直半导体器件的方法，包括：
提供具有前表面和后表面的衬底，
提供位于所述衬底中的有源区，
提供在横向上围绕所述有源区的边缘终端区域，
提供从所述有源区内延伸到所述边缘终端区域内的漂移区，所述漂移区掺杂有第一掺杂剂类型；
提供体区域，所述体区域位于所述有源区中在所述漂移区上并且与所述漂移区接触，并掺杂有与第一掺杂剂类型相反的第二掺杂剂类型；
提供被提供在所述前表面上并位于所述边缘终端区域中的沟道截断环端子，其中所述沟道截断环端子掺杂有第二掺杂剂类型，并通过所述漂移区与所述体区域分离；
提供位于所述沟道截断环端子朝向所述有源区的一侧上的第一抑制沟槽，其中所述第一抑制沟槽的面向所述有源区的第一侧与所述漂移区接触，且所述第一抑制沟槽的与所述有源区相对的第二侧与所述沟道截断环端子接触；以及
在所述沟道截断环端子和所述衬底的衬底边缘之间提供外部抑制沟槽。
15.根据权利要求14所述的方法，其中所述衬底具有垂直不均匀的掺杂轮廓。
16.根据权利要求15所述的方法，其中所述垂直不均匀的掺杂轮廓包括朝向所述衬底的所述前表面的较低掺杂。
17.根据权利要求15所述的方法，其中所述垂直不均匀的掺杂轮廓是通过质子的注入来实现的。
18.根据权利要求14所述的方法，还包括：利用氧化硅层和掺杂的氧化硅薄层中的至少一个覆盖所述第一抑制沟槽的壁，并且利用下述中的至少一个填充所述第一抑制沟槽：
- 多晶硅，和
- 氧化硅，和
- 高k材料，和
- 磷硅酸盐玻璃。
19.根据权利要求14所述的方法，其中所述第一抑制沟槽的填充通过采用所述第一抑制沟槽的磷硅酸盐玻璃填充而重掺杂有所述第一掺杂剂类型的掺杂剂。
20.根据权利要求14所述的方法，其中所述第一抑制沟槽是在与所述有源区的栅极沟槽相同的生产步骤中被生产的。
21.根据权利要求14所述的方法，其中另外的抑制沟槽被提供在所述沟道截断环端子和所述有源区之间。
22.根据权利要求14所述的方法，其中所述外部抑制沟槽被重掺杂有第一掺杂剂类型的第一掺杂剂并且通过下述中的至少一个来掺杂：扩散，以及注入。
23.根据权利要求22所述的方法，其中所述扩散包括P原子从磷硅酸盐玻璃的扩散。
24.根据权利要求21所述的方法，其中所述第一抑制沟槽和/或所述另外的抑制沟槽的掺杂是通过将掺杂剂扩散或注入到相应沟槽的区域中来生产的。
25.根据权利要求24所述的方法，其中所述扩散或注入进一步包括将掺杂剂扩散或注入到相邻区中。
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