JP2002314018A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Abstract

(57)【要約】 【課題】省電力で作動可能であるとともに、電気的性能
が安定しており、かつ耐久性が高い半導体装置を提供す
る。 【解決手段】リードフレーム３のドレイン側端子３ｄの
ドレイン側ポスト部７ｄの上に、半導体素子５をそのソ
ース電極４ｓおよびゲート電極４ｇが上向きとなる姿勢
で接合する。素子５のゲート電極４ｇとフレーム３のゲ
ート側端子３ｇのゲート側ポスト部７ｇとをＢ’ｇワイ
ヤ（ボンディングワイヤ）８で電気的に接続する。略板
形状に形成されており、かつ、ソース電極４ｓに接続さ
れる部分６ａとソース側ポスト部７ｓに接続される部分
６ｂとの間の中間部６ｃが、素子５から離間する形状に
形成されている１個のアルミニウム製の接続ストラップ
６を、その両端部６ａおよび６ｂが、電極４ｓおよびポ
スト部７ｓに直接接触するように、超音波接合により同
時に電気的に接合する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に半導体装置が具備す
る電極として、例えば半導体素子のソース電極とリード
フレームとを電気的に接続する電流経路部材、およびこ
の電流経路部材を用いたソース電極とリードフレームと
の接続方法に係る。
【０００２】
【従来の技術】近年、多種多様な半導体装置が製品とし
て出荷されているが、その中には、図１３に示すよう
に、一般にＳＯＰ−８パッケージのＭＯＳＦＥＴと呼ば
れている半導体装置１０１がある。以下、半導体装置と
して、このＳＯＰ−８パッケージのＭＯＳＦＥＴ１０１
（以下、ＭＯＳＦＥＴ１０１と略称する。）を例にとっ
て説明する。
【０００３】ＭＯＳＦＥＴ１０１は、図１３に示すよう
に、その全体の殆どを例えばエポキシ系樹脂などからな
る封止樹脂（モールド樹脂）１０２によって固められ
て、覆われている。また、このＭＯＳＦＥＴ１０１は、
ＳＯＰ−８パッケージという名称の通り、８本のリード
フレーム１０３を有している。各リードフレーム１０３
の一端部は、モールド樹脂１０２の両側部において４本
ずつに分かれて対向するように、モールド樹脂１０２の
外側に露出されている。
【０００４】このＭＯＳＦＥＴ１０１は、その内部構造
の主要部分が、図１４（ａ）および（ｂ）に示すように
構成されている。図１４（ａ）は、ＭＯＳＦＥＴ１０１
を図１３中Ｘ−Ｘ線に沿って切断した断面図である。ま
た、図１４（ｂ）は、ＭＯＳＦＥＴ１０１を図１３中Ｙ
−Ｙ線に沿って切断した断面図である。前記８本のリー
ドフレーム１０３のうちの片側半分である４本のリード
フレーム１０３は、図１４（ａ）に示すように、モール
ド樹脂１０２の内側において４本１組に一体化されて形
成されている。この４本１組のリードフレーム１０３
は、図１４（ａ）および（ｂ）の両図に示すように、モ
ールド樹脂１０２の内側において、半導体素子１０４の
ソース電極（ソースパット）１０４ｓおよびゲート電極
（ゲートパット）１０４ｇが設けられている側とは反対
側の端面に電気的に接触するように設けられている。
【０００５】また、前記８本のリードフレーム１０３の
うちの残りの片側半分である４本のリードフレーム１０
３は、図１４（ａ）に示すように、モールド樹脂１０２
の内側において、ソース電極１０４ｓおよびゲート電極
１０４ｇを含めた半導体素子１０４、ならびに前記４本
１組のリードフレーム１０３の両方から、それらに直接
接触しないように設けられている。さらに、これら残り
の４本のリードフレーム１０３は、それらのうちの３本
が１組に一体化されて形成されているとともに、残りの
１本のリードフレーム１０３は、それら３本１組のリー
ドフレーム１０３から電気的に切り離されて形成されて
いる。
【０００６】以上説明したような内部構造からなるＭＯ
ＳＦＥＴ１０１は、一般に、その半導体素子１０４のソ
ース電極１０４ｓと前記３本１組のリードフレーム１０
３とが、アルミニウム（Ａｌ）あるいは金（Ａｕ）など
の導電性を有する金属から形成された複数本のワイヤ１
０５によって電気的に接続されている。同様に、半導体
素子１０４のゲート電極１０４ｇと前記１本のリードフ
レーム１０３とは、１本のＢ’ｇワイヤ（ボンディング
ワイヤ）１０６によって電気的に接続されている。
【０００７】最近のＭＯＳＦＥＴ１０１は、その動作速
度の高速化や、あるいは処理能力の向上が図られる一方
で、その作動中の消費電力の省電力化、すなわちその作
動電圧の低圧化が図られている。つまり、最近のＭＯＳ
ＦＥＴ１０１は、より低い電圧でより高い性能を発揮で
きるように設計されつつある。このような一見相反する
２つの課題を克服するために、最近のＭＯＳＦＥＴ１０
１は、これが有する半導体素子１０４の回路の微細化が
図られるとともに、半導体素子１０４を含めた装置全体
の内部抵抗値（オン抵抗値、Ｒon値）が低く設定される
傾向にある。このような傾向に追従するために、例えば
ＭＯＳＦＥＴ１０１の内部抵抗値を下げるにあたり、前
記各ワイヤ１０５，１０６自体が有する抵抗値が、半導
体素子１０４を含めたＭＯＳＦＥＴ１０１全体の内部抵
抗値に及ぼす影響が、もはや無視し得ない大きさになっ
ている。つまり、ＭＯＳＦＥＴ１０１全体の内部抵抗値
に占める各ワイヤ１０５，１０６の抵抗値の割合が、も
はや無視し得ない大きさになっている。したがって、Ｍ
ＯＳＦＥＴ１０１の内部抵抗値を下げるためには、各ワ
イヤ１０５，１０６の抵抗値を下げる必要が生じてい
る。
【０００８】各ワイヤ１０５，１０６の抵抗値を下げる
方法として、例えば各ワイヤ１０５，１０６を形成する
金属材料を、アルミニウムや金よりも抵抗値の低い金属
に変更する方法がある。しかし、この方法では、使用で
きる金属の種類が限られているとともに、各ワイヤ１０
５，１０６の抵抗値の大幅な低下を望むことは略不可能
である。つまり、各ワイヤ１０５，１０６を形成する金
属をより抵抗値の低い金属に変更するだけでは、ＭＯＳ
ＦＥＴ１０１の性能を向上させることは困難である。ひ
いては、高性能型のＭＯＳＦＥＴである、いわゆるパワ
ーＭＯＳＦＥＴの性能を実用上問題の無い水準に維持す
るとともに、その性能をさらに向上させることは極めて
困難である。
【０００９】また、各ワイヤ１０５，１０６の抵抗値を
下げる他の方法として、例えば各ワイヤ１０５，１０６
の１本ごとの断面積を大きくして、大径化する方法が考
えられる。しかし、この方法は、各ワイヤ１０５，１０
６の１本ごとの径の太さと、それらの取り付け本数との
兼ね合いなどの空間的制約や、各ワイヤ１０５，１０６
間における電気的な短絡などのおそれ、あるいは複数本
の各ワイヤ１０５，１０６を、限られた小さい面積のソ
ース電極１０４ｓ、ゲート電極１０４ｇ、およびリード
フレーム１０３へ取り付ける際の取り付け強度など、様
々な点で技術的な困難が伴う。
【００１０】このような技術的困難を回避するととも
に、ＭＯＳＦＥＴ１０１の低抵抗化を図るために、例え
ばゲート電極１０４ｇよりも多くの電流（主電流）が流
れるソース電極１０４ｓとリードフレーム１０３とを、
図１５（ａ）および（ｂ）に示すように、前記複数本の
ワイヤ１０５の替わりに、導電性を有する金属によって
略平板形状（略帯形状）に形成された電流経路部材（以
下、ストラップと称する。）１０７によって電気的に接
続したＭＯＳＦＥＴ１１１が開発されている。このＭＯ
ＳＦＥＴ１１１においては、ソース電極１０４ｓとリー
ドフレーム１０３とが、略平板形状に形成されたストラ
ップ１０７によって接続されているので、ソース電極１
０４ｓとリードフレーム１０３とが複数本のワイヤ１０
５によって接続されているＭＯＳＦＥＴ１０１に比べ
て、ソース電極１０４ｓとリードフレーム１０３との間
の電流経路の断面積が大きくなっている。すなわち、こ
のＭＯＳＦＥＴ１１１は、ソース電極１０４ｓとリード
フレーム１０３との間の抵抗値が大幅に下げられてい
る。したがって、このＭＯＳＦＥＴ１１１は、その装置
全体の抵抗値が大幅に下げられている。
【００１１】ストラップ１０７は、一般に、前述した各
ワイヤ１０５，１０６と同様に、例えば硬化性導電材料
や、あるいは半田などの導電性を有する接合材によって
ソース電極１０４ｓおよびリードフレーム１０３に接続
（接合）されている。また、このような構造からなるＭ
ＯＳＦＥＴ１１１として、例えば特開２０００−１１４
４５号公報に開示されている発明の提案がある。
【００１２】
【発明が解決しようとする課題】一般に、半導体装置の
内部に使用される硬化性導電材料や、半田などの接合材
は、温度変化に弱い。一般的な半導体装置の信頼性評価
試験の一つとして、ＭＯＳＦＥＴ１１１を温度差が激し
く、かつ急激に温度変化する環境下に配置する、いわゆ
る温度サイクル試験を複数回繰り返し行う。すると、硬
化性導電材料や半田の内部、あるいはソース電極１０４
ｓ、リードフレーム１０３、およびストラップ１０７の
それぞれと硬化性導電材料や半田との界面付近におい
て、脆化やひび割れ（クラック）などが発生する。した
がって、硬化性導電材料や半田などで接合されたストラ
ップ１０７を有するＭＯＳＦＥＴ１１１は、温度変化に
対する耐久性が低いことが分かる。
【００１３】また、略平板形状に形成されているととも
に、硬化性導電材料や半田などでソース電極１０４ｓに
接合されたストラップ１０７は、微視的レベルにおいて
その電気的接合状態が不安定である。具体的には、スト
ラップ１０７は、図１５（ｂ）中Ｚで示す部分、すなわ
ちソース電極１０４ｓの外側において、半導体素子（半
導体チップ）１０４の周縁部に接触する、いわゆるチッ
プエッジタッチを起こし易い。これにより、ストラップ
１０７と半導体素子１０４の周縁部との間で電気的な短
絡（ショート）が発生し易い。したがって、このような
内部構造を有するＭＯＳＦＥＴ１１１は、その電気的性
能が不安定であった。具体的には、このＭＯＳＦＥＴ１
１１は、サンプルとして製作された全体数のうちの18.5
％がショート不良（初期ショート不良）を起こしてい
た。
【００１４】よって、本発明の目的は、省電力で作動可
能であるとともに、電気的性能が安定しており、かつ耐
久性が高い半導体装置、およびそのような性能を有する
半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る半導体装置は、複数個の電極を有する
半導体素子と、複数個のリードフレームと、前記各電極
のうちの少なくとも１個の該電極と、前記各リードフレ
ームのうちの少なくとも１個の該リードフレームとを電
気的に接続する、略板形状に形成された電流経路部材
と、前記各リードフレーム、前記半導体素子、および前
記電流経路部材をパッケージングするハウジングと、を
具備し、前記電流経路部材は、該電流経路部材の前記電
極に接続される部分と前記リードフレームに接続される
部分との間の中間部が、前記半導体素子から離間する形
状に形成されているとともに、前記電極および前記リー
ドフレームのそれぞれに直接接触するように設けられる
ことを特徴とするものである。
【００１６】この半導体装置においては、半導体素子が
有する複数個の電極のうちの少なくとも１個の電極と、
複数個のリードフレームのうちの少なくとも１個のリー
ドフレームとを電気的に接続する電流経路部材が、略板
形状に形成されているとともに、その電極に接続される
部分とそのリードフレームに接続される部分との間の中
間部が、半導体素子から離間された形状に形成されてお
り、かつ、電極およびリードフレームのそれぞれに直接
接触するように設けられる。これにより、半導体素子の
電極とリードフレームとの間の電流の流路断面積が拡大
されるので、電極とリードフレームとの間における抵抗
を下げることができる。また、チップエッジタッチなど
による電気的短絡を起こし難くできるとともに、温度変
化などの外的環境の変化によって電流経路の電気的性能
が不安定になるおそれを低減できる。
【００１７】また、本発明に係る半導体装置を実施する
にあたり、その構成の一部を、以下に述べるような設定
としても構わない。
【００１８】前記電流経路部材は、超音波接合によって
前記電極および前記リードフレームに直接接触するよう
に接続されている。
【００１９】前記電極と前記リードフレームとは、複数
個の前記電流経路部材によって接続されている。
【００２０】前記電流経路部材は、その前記中間部が、
所定の曲率を有する略アーチ形状に形成されている。
【００２１】前記電流経路部材は、少なくともその前記
中間部に、これを厚み方向に沿って貫通するように、前
記ハウジングの成型材料である封止樹脂が通過する穴が
設けられている。
【００２２】前記電流経路部材は、アルミニウム系の材
料によって形成されている。
【００２３】前記電流経路部材は、前記半導体素子が有
する電極のうちの少なくともソース電極と、前記リード
フレームとに接続されている。
【００２４】前記電流経路部材は、前記半導体素子が有
する電極のうちの少なくともソース電極およびゲート電
極と、前記リードフレームとに接続されている。
【００２５】本発明に係る半導体装置を実施するにあた
り、その構成の一部を、以上述べたような各種設定とす
ることにより、所望する半導体装置の性能などに合わせ
て、電流経路部材の形状、接続状態、形成材料、および
接続箇所などを、より適正な状態に設定できる。これに
より、半導体装置の電極とリードフレームとの間におけ
る抵抗をより下げることができるとともに、電気的短絡
をより起こし難くでき、かつ温度変化などの外的環境の
変化によって電流経路の電気的性能が不安定になるおそ
れをより低減できる。
【００２６】また、前記課題を解決するために、本発明
に係る半導体装置の製造方法は、半導体素子が有する複
数個の電極のうちの少なくとも１個の該電極、および複
数個のリードフレームのうちの少なくとも１個の該リー
ドフレームのそれぞれに、略板形状に形成されていると
ともに、前記電極に接続される部分と前記リードフレー
ムに接続される部分との間の中間部が、前記半導体素子
から離間するような形状に形成された電流経路部材を、
直接接触させるように設けることにより、前記電極およ
び前記リードフレームを電気的に接続することを特徴と
するものである。
【００２７】この半導体装置の製造方法においては、略
板形状に形成されいるとともに、電極に接続される部分
とリードフレームに接続される部分との間の中間部が、
半導体素子から離間するような形状に形成された電流経
路部材を、半導体素子が有する複数個の電極のうちの少
なくとも１個の電極、および複数個のリードフレームの
うちの少なくとも１個のリードフレームのそれぞれに、
直接接触させるように設けることにより、電極およびリ
ードフレームを電気的に接続する。これにより、半導体
素子の電極とリードフレームとの間の電流の流路断面積
を拡大して、電極とリードフレームとの間における抵抗
を下げることができる。また、チップエッジタッチなど
による電気的短絡を起こし難くできるとともに、温度変
化などの外的環境の変化によって電流経路の電気的性能
が不安定になるおそれを低減できる。
【００２８】また、本発明に係る半導体装置の製造方法
を実施するにあたり、その工程の一部を、以下に述べる
ような設定としても構わない。
【００２９】前記電流経路部材を、超音波接合によっ
て、前記電極および前記リードフレームに直接接触する
ように接続する。
【００３０】前記電流経路部材を、超音波接合によっ
て、前記電極および前記リードフレームのそれぞれに同
時に直接接触するように接続する。
【００３１】本発明に係る半導体装置の製造方法を実施
するにあたり、その工程の一部を、以上述べたような各
種設定とすることにより、所望する半導体装置の性能な
どに合わせて、電流経路部材の形状、接続状態、形成材
料、および接続箇所などを、より適正な状態に設定でき
る。これにより、半導体装置の電極とリードフレームと
の間における抵抗をより下げることができるとともに、
電気的短絡をより起こし難くでき、かつ温度変化などの
外的環境の変化によって電流経路の電気的性能が不安定
になるおそれをより低減できる。
【００３２】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態に係る半導体装置、および本発明
の第１の実施の形態に係る半導体装置の製造方法を、図
１〜図７に基づいて説明する。
【００３３】先ず、この第１実施形態の半導体装置１に
ついて、図１〜図５を参照しつつ説明する。
【００３４】本実施形態の半導体装置１は、複数個の電
極４を有する半導体素子５と、複数個のリードフレーム
３と、各電極４のうちの少なくとも１個の電極４と、各
リードフレーム３のうちの少なくとも１個のリードフレ
ーム３とを電気的に接続する、略板形状に形成された電
流経路部材６と、各リードフレーム３、半導体素子５、
および電流経路部材６をパッケージングするハウジング
２と、を具備し、電流経路部材６は、その電極４に接続
される部分６ａとリードフレーム３に接続される部分６
ｂとの間の中間部６ｃが、半導体素子５から離間する形
状に形成されているとともに、電極４およびリードフレ
ーム３のそれぞれに直接接触するように設けられること
を前提とし、以下に述べる特徴を備えるものとする。
【００３５】電流経路部材６は、半導体装置１の配線と
してのリードフレーム３、および電極４のそれぞれに、
超音波接合によって直接接触するように接続されてい
る。電流経路部材６は、アルミニウム系の材料によって
形成されている。電流経路部材６は、半導体素子３が有
する電極４のうちの少なくともソース電極４ｓと、リー
ドフレーム３とに接続されている。このように、電流経
路部材６は、半導体装置１の配線の一部を構成してい
る。
【００３６】以上述べたような特徴を備えた本実施形態
の半導体装置１として、以下の説明において、図１に示
すように、一般的なＳＯＰ−８パッケージのＭＯＳＦＥ
Ｔ（パワーＭＯＳＦＥＴ）１を用いて説明する。
【００３７】ＭＯＳＦＥＴ１は、図１に示すように、そ
の全体の殆どを例えばエポキシ系樹脂などからなる封止
樹脂（モールド樹脂）によって固められて形成されたハ
ウジング２によって覆われている。また、このＭＯＳＦ
ＥＴ１は、ＳＯＰ−８パッケージという名称の通り、８
本の端子を有するリードフレーム３を備えている。各リ
ードフレーム３の端子は、ハウジング２の両側部におい
て４本ずつに分かれて対向するように、ハウジング２の
外側に露出されている。ただし、図１においては、リー
ドフレーム３が有する８本の端子のうち、５本のみを図
示し、残りの３本はそれらの図示を省略する。
【００３８】このＭＯＳＦＥＴ１は、その内部構造の主
要部分が、図２（ａ）および（ｂ）に示すように構成さ
れている。図２（ａ）は、ＭＯＳＦＥＴ１を図１中Ａ−
Ａ線に沿って切断した断面図である。また、図２（ｂ）
は、ＭＯＳＦＥＴ１を図１中Ｂ−Ｂ線に沿って切断した
断面図である。
【００３９】前記８本のリードフレーム３の端子うちの
片側半分である４本の端子は、図２（ａ）に示すよう
に、ハウジング２の内側において４本１組に一体化され
て形成されている。この４本１組のリードフレーム３の
端子は、図２（ａ）および（ｂ）の両図に示すように、
ハウジング２の内側において、半導体素子（半導体チッ
プ）５のソース電極（ソースパット）４ｓおよびゲート
電極（ゲートパット）４ｇが設けられている側とは反対
側の端面において、図示しないドレイン電極（ドレイン
パット）に電気的に接触するように設けられている。つ
まり、これら４本１組のリードフレーム３の端子は、リ
ードフレーム３のドレイン側端子３ｄとして形成されて
いる。これら各ドレイン側端子３ｄは、４本１組に一体
化されて略平板形状に形成されているドレイン側ポスト
部７ｄにおいて、ドレイン電極４ｄと面接触するように
配置されている。半導体素子５とリードフレーム３のド
レイン側端子３ｄとは、それぞれのドレイン電極とドレ
イン側ポスト部７ｄとが、図示しない硬化性導電材料
や、あるいは半田などの導電性を有する接合材によって
電気的に接続されることにより、互いに電気的に接触し
た状態で固定される。
【００４０】また、前記８本のリードフレーム３の端子
のうちの残りの片側半分である、４本のリードフレーム
３の端子は、図２（ａ）に示すように、ハウジング２の
内側において、ソース電極４ｓおよびゲート電極４ｇを
含めた半導体素子５に直接接触しないように設けられて
いる。それとともに、それら残りの４本のリードフレー
ム３の端子は、４本のドレイン側端子３ｄおよびそれら
のドレイン側ポスト部７ｄを含めたリードフレーム３両
方から、電気的に切り離されて設けられている。さら
に、これら残りの４本のリードフレーム３の端子は、そ
れらのうちの３本が１組に一体化されて形成されている
とともに、残りの１本のリードフレーム３の端子は、そ
れら３本１組のリードフレーム３の端子から電気的に切
り離されて形成されている。
【００４１】３本１組のリードフレーム３の端子は、後
述する電流経路部材６によって、半導体素子５のソース
電極４ｓに電気的に接続される。つまり、これら３本１
組のリードフレーム３の端子は、リードフレーム３のソ
ース側端子３ｓとして形成されている。これら各ソース
側端子３ｓは、３本１組に一体化されて略平板形状に形
成されているソース側ポスト部７ｓにおいて、電流経路
部材６を介して、ソース電極４ｓと電気的に接続される
ように配置されている。また、残りの１本のリードフレ
ーム３の端子は、１本のＢ’ｇワイヤ（ボンディングワ
イヤ）８によって、半導体素子５のゲート電極４ｇに電
気的に接続される。つまり、この１本のリードフレーム
３の端子は、リードフレーム３のゲート側端子３ｇとし
て形成されている。このゲート側端子３ｇは、略平板形
状に形成されているゲート側ポスト部７ｇにおいて、
Ｂ’ｇワイヤ８を介して、ゲート電極４ｇと電気的に接
続されるように配置されている。
【００４２】すなわち、本実施形態の半導体装置として
のＭＯＳＦＥＴ１は、実質的に３個のリードフレーム３
を具備しているとともに、このＭＯＳＦＥＴ１が具備す
る半導体装置５が３個の電極４を有している。また、こ
のＭＯＳＦＥＴ１は、３個のリードフレーム３のうちの
１個である各ソース側端子３ｓと、３個の電極４のうち
の１個であるソース電極４ｓとが、電流経路部材６を介
して選択的に、かつ電気的に接続される。
【００４３】電流経路部材６は、本実施形態において
は、図２（ａ）および（ｂ）の両図に示すように、その
ソース電極４ｓに接続されている部分である電極側接続
部分６ａが、ソース電極４ｓに面接触するように形成さ
れている。それとともに、電流経路部材６は、そのリー
ドフレーム３の各ソース側端子３ｓのソース側ポスト部
７ｓに接続されている部分であるリードフレーム側接続
部分６ｂが、ソース側ポスト部７ｓに面接触するように
形成されている。このような形状に形成されている本実
施形態の電流経路部材６を、以下の説明においては接続
ストラップ６と称する。この接続ストラップ６は、その
電極側接続部分６ａがソース電極４ｓだけで半導体素子
５に面接触するように、その電極側接続部分６ａとリー
ドフレーム側接続部分６ｂとの間の中間部（ビーム部）
６ｃが、半導体素子５から遠ざかるような、離間された
形状に形成されている。これにより、このＭＯＳＦＥＴ
１は、チップエッジタッチによる電気的短絡を起こすお
それが殆どない。
【００４４】また、本実施形態の接続ストラップ６は、
ソース電極４ｓおよびリードフレーム３の各ソース側端
子３ｓのソース側ポスト部７ｓの両方に、それぞれ直接
接触するように、超音波接合によって同時に接続されて
いる。
【００４５】以上説明した形状からなる接続ストラップ
６を有するＭＯＳＦＥＴ１は、半導体素子５のソース電
極４ｓとリードフレーム３の各ソース側端子３ｓのソー
ス側ポスト部７ｓとの間を流れる電流の流路断面積が、
従来技術のＭＯＳＦＥＴ１０１が有する複数本のボンデ
ィングワイヤ１０５を流れる電流の流路断面積の合計に
比べて大幅に拡大されている。これにより、ＭＯＳＦＥ
Ｔ１は、そのソース電極４ｓとリードフレーム３との間
における抵抗値が、従来技術のＭＯＳＦＥＴ１０１に比
べて大幅に下げられている。
【００４６】具体的には、本実施形態のＭＯＳＦＥＴ１
は、その半導体素子（半導体チップ）５のチップサイズ
が、3.79(mm)×2.65(mm)に形成されている。また、接続
ストラップ６は、その幅が2.0(mm)の大きさに、かつそ
の厚さが0.1(mm)の大きさにそれぞれ形成されている。
さらに、本実施形態の接続ストラップ６は、導電性金属
であるアルミニウム系の材料として、アルミニウム（Ａ
ｌ）によって形成されており、Ａｌストラップ６とも称
する。これに対して、従来技術のＭＯＳＦＥＴ１０１
は、その図示しない半導体素子５のチップサイズが、3.
79(mm)×2.65(mm)と本実施形態のＭＯＳＦＥＴ１と同じ
大きさであるが、その図示しないソース電極とリードフ
レームとが直径60(μm)の金（Ａｕ）製の１０本のＢ’
ｇワイヤ（ボンディングワイヤ）１０５によって電気的
に接続（Ａｕボンディング）されている。
【００４７】本発明の発明者達が行った抵抗値の測定実
験によれば、前述したような構造からなる従来技術のＭ
ＯＳＦＥＴ１０１は、その所定の電圧値に対するオン抵
抗値（内部抵抗値、Ｒon値）の平均値が、図３のグラフ
中に破線で示されているような傾向を示す。これに対し
て、同じく前述した構造からなる本実施形態のＭＯＳＦ
ＥＴ１は、その所定の電圧値に対するオン抵抗値の平均
値が、図３のグラフ中に実線で示されているような傾向
を示す。また、本実施形態のＭＯＳＦＥＴ１、および従
来技術のＭＯＳＦＥＴ１０１は、それらの図示しないシ
リコン基板（ペレット）の部分における、所定の電圧値
に対する抵抗値の平均値が、図３のグラフ中に一点鎖線
で示されているような傾向を示す。図３のグラフに示さ
れているように、従来技術のＭＯＳＦＥＴ１０１、本実
施形態のＭＯＳＦＥＴ１、ならびに本実施形態のＭＯＳ
ＦＥＴ１および従来技術のＭＯＳＦＥＴ１０１のそれぞ
れのシリコン基板の各抵抗値は、それらの絶対値が異な
るだけで、それらに印加される電圧値の大きさに対し
て、略同じ傾きで変化する。このように、前述した従来
技術のＭＯＳＦＥＴ１０１、本実施形態のＭＯＳＦＥＴ
１、ならびに本実施形態のＭＯＳＦＥＴ１および従来技
術のＭＯＳＦＥＴ１０１の各シリコン基板の、それぞれ
の所定の電圧値に対する抵抗値は、図３のグラフにおい
て、前記絶対値の差だけ互いに平行移動させた結果とし
て示されるので、それらの間隔を比較することにより、
それぞれの抵抗値の大小が分かる。
【００４８】従来技術のＭＯＳＦＥＴ１０１全体のオン
抵抗値と、本実施形態のＭＯＳＦＥＴ１全体のオン抵抗
値との差は、図３のグラフにおいて一点鎖線矢印で示さ
れている範囲Ｊの大きさで略一定している。また、本実
施形態のＭＯＳＦＥＴ１全体のオン抵抗値と、本実施形
態のＭＯＳＦＥＴ１のシリコン基板の抵抗値との差は、
図３のグラフにおいて実線矢印で示されている範囲Ｋの
大きさで略一定している。これらから、従来技術のＭＯ
ＳＦＥＴ１０１の１０本のボンディングワイヤ１０５の
配線抵抗値の合計の大きさと、本実施形態のＭＯＳＦＥ
Ｔ１が具備している接続ストラップ（Ａｌストラップ）
６の配線抵抗値の大きさとの差は、図３のグラフにおい
て破線矢印で示されている範囲Ｌの大きさで略一定して
いることが分かる。
【００４９】以上説明したように、本発明の発明者達が
行った抵抗値の測定実験結果を示す図３のグラフによれ
ば、本実施形態のＭＯＳＦＥＴ１の接続ストラップ（Ａ
ｌストラップ）６における配線抵抗値は、これに印加さ
れる電圧値の大きさに拘らず、従来技術のＭＯＳＦＥＴ
１０１の１０本のボンディングワイヤ１０５の配線抵抗
値の合計の大きさに比較して、約８０％も大幅に低減さ
れていることが分かる。すなわち、本実施形態のＭＯＳ
ＦＥＴ１においては、Ａｌストラップ６の配線抵抗値が
ＭＯＳＦＥＴ１全体のオン抵抗値に対して及ぼす影響は
極めて低い。
【００５０】また、本実施形態のＭＯＳＦＥＴ１が備え
る接続ストラップ（Ａｌストラップ）６の厚さおよび幅
の大きさに対する抵抗値の依存性は、図４（ａ）および
（ｂ）の両グラフ中において、それぞれ実線で表される
ような傾向を示す。それらのような傾向を示す接続スト
ラップ６によれば、この接続ストラップ６が形成される
際の厚さおよび幅の加工寸法の誤差は、前述した寸法か
らなる半導体素子５を具備しているＭＯＳＦＥＴ１の電
気的性能を実用上殆ど妨げるおそれがない。すなわち、
本実施形態の接続ストラップ６は、ＭＯＳＦＥＴ１の動
作速度を妨げることなく、その電気的性能を実用上高い
水準に維持できる。
【００５１】さらに、本実施形態の接続ストラップ６
は、半導体素子５のソース電極４ｓ、およびリードフレ
ーム３の各ソース側端子３ｓのソース側ポスト部７ｓの
それぞれに、図示しない硬化性導電材料や、あるいは半
田などを介することなく、超音波接合によって直接接触
するように接続（固定）されている。これにより、ＭＯ
ＳＦＥＴ１は、硬化性導電材料や半田の内部、あるいは
半導体素子５のソース電極４ｓ、リードフレーム３の各
ソース側端子３ｓのソース側ポスト部７ｓ、および接続
ストラップ６のそれぞれと硬化性導電材料や半田との界
面付近において、温度変化などの外的環境の変化によっ
て脆化やひび割れ（クラック）などが発生するおそれが
殆ど無い。したがって、半導体素子５のソース電極４
ｓ、およびリードフレーム３の各ソース側端子３ｓのソ
ース側ポスト部７ｓのそれぞれに、超音波接合によって
直接接触するように接続された接続ストラップ６を備え
るＭＯＳＦＥＴ１は、温度変化などの外的環境の変化に
対する耐久性、すなわちその電気的動作性能の信頼性が
高い。
【００５２】具体的には、前述した接続ストラップ（Ａ
ｌストラップ）６を備える本発明に係るＭＯＳＦＥＴ１
（提案デザイン）と、前述したようにソース電極とリー
ドフレームとが直径60(μm)の金（Ａｕ）製の１０本の
Ｂ’ｇワイヤによってＡｕボンディングされている従来
技術に係るＭＯＳＦＥＴ（従来品Ａ）１０１と、本提案
デザインのＭＯＳＦＥＴ１と若干異なり、図示しない銅
（Ｃｕ）製の接続ストラップを、半田を用いて図示しな
い半導体素子のソース電極に接合した従来技術に係るＭ
ＯＳＦＥＴ（従来品Ｂ）とを、それぞれ−４０℃〜１５
０℃まで複数回、具体的には連続１００回〜４００回ま
で回数を１００回ずつ増やしつつ、大幅かつ急激に温度
変化させる温度サイクルテストにかけて、それぞれの温
度変化に対する耐久性、すなわちそれらの電気的動作性
能の信頼性を評価する試験を行った。すると、図５のグ
ラフに示すような結果を得ることができた。
【００５３】本提案デザインのＭＯＳＦＥＴ１は、図５
のグラフ中白丸および実線で示されるように、その試験
回数に拘らず、前述したように脆化やひび割れ（クラッ
ク）などが発生する不良品の発生率は０％であった。同
様に、Ａｕボンディングを備える従来品Ａとしての従来
技術に係るＭＯＳＦＥＴ１０１も、図５のグラフ中菱形
および実線で示されるように、その試験回数に拘らず、
前述したように脆化やひび割れ（クラック）などが発生
する不良品の発生率が０％であった。これらに対して、
半田接合されたＣｕストラップを備える従来品Ｂとして
の従来技術に係るＭＯＳＦＥＴは、図５のグラフ中四角
および実線で示されるように、その試験回数が増える毎
に、その不良品の発生率が上昇していった。
【００５４】以上説明したように、本発明に係る本実施
形態のＭＯＳＦＥＴ１は、Ａｕボンディングを備える従
来品Ａとしての従来技術に係るＭＯＳＦＥＴ１０１と比
較すると、そのＡｌストラップ６部分における配線抵抗
値が約８０％も大幅に低減されており、ＭＯＳＦＥＴ１
全体のオン抵抗値に与える影響が極めて低くなってい
る。それとともに、ＭＯＳＦＥＴ１は、急激な温度変化
に拘らず、このような外敵環境の変化に対する耐久性、
すなわちその電気的動作性能の信頼性が全く損なわれる
ことなく安定しており、Ａｌストラップ６と同じような
形状で、かつ半田接合されたＣｕストラップを備える従
来品Ｂとしての従来技術に係るＭＯＳＦＥＴと比較する
と、その温度変化に対する耐久性、すなわち電気的動作
性能の信頼性が極めてよい。
【００５５】また、本実施形態のＭＯＳＦＥＴ１は、Ａ
ｌストラップ６が１回の超音波接合によってソース電極
４ｓおよびソース側ポスト部７ｓに同時に接合されてい
るので、これらの接合部分における接合強度を略同等の
強さに容易に設定できる。これにより、これらの接合部
分に温度変化などの外的環境の変化や、金属疲労などが
生じても、それらの付加を均等に分散できる。したがっ
て、本実施形態のＭＯＳＦＥＴ１によれば、Ａｌストラ
ップ６のソース電極４ｓおよびソース側ポスト部７ｓへ
の接合部分における耐久性を向上できる。
【００５６】したがって、本発明に係る本実施形態のＭ
ＯＳＦＥＴ１は、省電力で高速に作動可能であるととも
に、電気的動作性能を安定して発揮することができ、か
つ耐久性が高く長寿命である。
【００５７】次に、以上説明したＭＯＳＦＥＴ１を製造
する際に適用する、本発明の第１の実施の形態に係る半
導体装置の製造方法について、図６および図７を参照し
つつ説明する。
【００５８】本実施形態の半導体装置の製造方法は、半
導体素子５が有する複数個の電極４のうちの少なくとも
１個の電極４、および複数個のリードフレーム３のうち
の少なくとも１個のリードフレーム３のそれぞれに、略
板形状に形成されているとともに、電極４に接続される
部分６ａとリードフレーム３に接続される部分６ｂとの
間の中間部６ｃが、半導体素子５から離間するような形
状に形成された電流経路部材６を直接接触させるように
設けることにより、電極４およびリードフレーム３を電
気的に接続することを前提とし、以下に述べる特徴を備
えるものとする。
【００５９】電流経路部材６を、超音波接合によって、
電極４およびリードフレーム３のそれぞれに同時に直接
接触するように接続する。電流経路部材６を、アルミニ
ウム系の材料によって形成する。
【００６０】先ず、図６（ａ）〜（ｅ）に示すように、
所望する大きさおよび形状の接続ストラップ６を製造す
る。具体的には、予め薄肉の板形状に圧延された、接続
ストラップ６の材料となるアルミニウム製の板材９を、
例えば図６（ａ）に示すような切断装置１０によって、
所定の大きさ（長さ）に切り出す。切断装置１０は、ア
ルミニウム製の板材９を切断するロータリーカッター１
１と、アルミニウム製の板材９を搬送するベルトコンベ
ア１２などから構成されている。ベルトコンベア１２
は、図６（ａ）中破線矢印で示す向きに回転しており、
アルミニウム製の板材９は、このベルトコンベア１２に
よって、図６（ａ）中白抜き矢印で示す向きに搬送され
る。ロータリーカッター１１は、ベルトコンベア１２の
終端部に近接して配設されており、図６（ａ）中実線矢
印で示す向きに回転している。ロータリーカッター１１
は、回転する２枚の刃部１１ａを有しており、これらの
刃部１１ａによってベルトコンベア１２の終端部まで搬
送されてきたアルミニウム製の板材９を、図６（ｂ）に
示すように、所定の大きさに切り出す（カットする）。
【００６１】所定の大きさに切り出されたアルミニウム
製の板材９は、図示しない成型装置によって、その側面
視が図６（ｃ）に示すように、その中間部６ｃが電極側
接続部分６ａおよびリードフレーム側接続部分６ｂに対
して凸形状に突出した所定の形状に成型（フォーミン
グ）される。すなわち、所定の大きさに切り出されたア
ルミニウム製の板材９は、成型装置によって前述したＭ
ＯＳＦＥＴ１に用いられる所定の形状の接続ストラップ
６として成型される。なお、成型装置が備える成型用の
型を交換することにより、所定の大きさに切り出された
アルミニウム製の板材９を、図６（ｄ）や、あるいは図
６（ｅ）に示すように、様々な形状の接続ストラップ１
３，１４に成型できる。
【００６２】次に、以上説明したように所定の形状に成
型された接続ストラップ６を、半導体素子５のソース電
極４ｓ、およびリードフレーム３の各ソース側端子３ｓ
のソース側ポスト部７ｓのそれぞれに接続する。接続ス
トラップ６を、例えば図７（ａ）に示すような接合治具
としての接合ホーン１５によって支持する。接合ホーン
１５の内部には、複数本の吸引孔１６が設けられてお
り、接続ストラップ６を図７（ａ）中実線矢印で示す向
きに真空吸引して支持できる。この接合ホーン１５の接
続ストラップ６と接触する側の端面には、滑り止めの凹
凸が複数個設けられている。
【００６３】ＭＯＳＦＥＴ１のリードフレーム３のドレ
イン側端子３ｄ、ソース側端子３ｓ、およびゲート側端
子３ｇ（図７（ａ）〜（ｃ）において図示せず。）は、
それぞれ図７（ｂ）に示すように、接合台１７上の所定
の位置に予め配置されている。また、半導体素子５は、
そのソース電極４ｓが上を向かされた姿勢で、リードフ
レーム３のドレイン側端子３ｄのドレイン側ポスト部７
ｄに硬化性導電材料、または半田を用いて予め接合され
ている（マウントされている）。このような配置状態の
半導体素子５のソース電極４ｓ、およびリードフレーム
３のソース側端子３ｓのソース側ポスト部７ｓのそれぞ
れに、接合ホーン１５によって支持された接続ストラッ
プ６を接合する。接合ホーン１５には、図示しない超音
波発生装置が接続されている。この超音波発生装置が発
生可能な超音波の最高周波数は、約60kHz程度である
が、通常の使用においては、周波数が約38kHzの超音波
を発生する。このような超音波を発生させることによ
り、接合ホーン１５は、半導体素子５のソース電極４
ｓ、およびリードフレーム３のソース側端子３ｓのソー
ス側ポスト部７ｓのそれぞれに、接続ストラップ６を超
音波接合することができる。
【００６４】接続ストラップ６を支持した状態のまま、
接合ホーン１５を半導体素子５のソース電極４ｓ、およ
びリードフレーム３のソース側端子３ｓのソース側ポス
ト部７ｓのそれぞれに、それらの上方から接近させる。
接続ストラップ６の位置が適正な接合位置にあることを
確認した後、接続ストラップ６を接合ホーン１５で支持
した状態のまま、半導体素子５のソース電極４ｓ、およ
びリードフレーム３のソース側端子３ｓのソース側ポス
ト部７ｓのそれぞれに、それらの上方から同時に直接接
触させる。この接触状態を保持しつつ、図７（ｂ）に示
すように、接合ホーン１５の超音波発生装置を作動させ
て、接続ストラップ６の電極側接続部分６ａを半導体素
子５のソース電極４ｓに、また接続ストラップ６のリー
ドフレーム側接続部分６ｂをリードフレーム３のソース
側端子３ｓのソース側ポスト部７ｓに、それぞれ直接か
つ同時に超音波接合する。
【００６５】図７（ｃ）に示すように、接続ストラップ
６の超音波接合が終了した後、図示は省略するが、半導
体素子５のゲート電極４ｇとリードフレーム３のゲート
側端子３ｓのゲート側ポスト部７ｇとを、アルミニウム
や、あるいは金などの導電性を有する金属から形成され
ているＢ’ｇワイヤ８によって電気的に接続する。この
Ｂ’ｇワイヤ８の接続は、接続ストラップ６と同様に超
音波接合でもよいし、また硬化性導電材料や、あるいは
半田などを用いてもよい。続けて、以上説明したよう
に、接続ストラップ６によって電気的に接続された半導
体素子５およびリードフレーム３と、Ｂ’ｇワイヤ８な
どとを、それらの周りから覆うようにエポキシ系樹脂な
どの成型用樹脂からなる封止樹脂（モールド樹脂）によ
ってパッケージングしてハウジング２内に包み込む。ハ
ウジング２を所定の形状に成型した後、リードフレーム
３を所定の長さにリードカットして、所望する半導体装
置としてのＳＯＰ−８パッケージのＭＯＳＦＥＴ（パワ
ーＭＯＳＦＥＴ）１を得ることができる。
【００６６】以上説明した本発明の第１実施形態に係る
半導体装置の製造方法によれば、硬化性導電材料や半田
などを用いることなく、半導体素子５のソース電極４
ｓ、およびリードフレーム３のソース側端子３ｓのソー
ス側ポスト部７ｓのそれぞれに、略板形状に形成された
接続ストラップ６を直接接触させて、かつ同時に超音波
接合できる。したがって、本実施形態の半導体装置の製
造方法によれば、ソース電極４ｓとソース側ポスト部７
ｓとの間の抵抗値、ひいては装置全体のオン抵抗値（内
部抵抗値）が低く、省電力で高速に作動可能であるとと
もに、温度変化などの外的環境の変化に対する耐久性、
すなわちその電気的動作性能の信頼性が高く、安定した
電気的動作性能を発揮できるＭＯＳＦＥＴ１を製造でき
る。
【００６７】また、本実施形態の半導体装置の製造方法
によれば、半導体素子５のソース電極４ｓ、およびリー
ドフレーム３のソース側端子３ｓのソース側ポスト部７
ｓのそれぞれと、接続ストラップ６とを同時に超音波接
合するので、その接合効率、ひいてはＭＯＳＦＥＴ１全
体の製造（生産）効率（インデックス）を向上できる。
すなわち、ＭＯＳＦＥＴ１の生産に掛かる時間を短縮で
きる。
【００６８】具体的には、本発明の発明者達が行った試
験的生産実験によれば、本実施形態の半導体装置の製造
方法によって前述したＡｌストラップ６を備えるＭＯＳ
ＦＥＴ１を１個（１パッケージ）を製造するのに要した
製造時間は、従来技術に係る半導体装置の製造方法によ
って前述したＡｕボンディングを備える従来品Ａとして
の従来技術に係るＭＯＳＦＥＴ１０１を１個（１パッケ
ージ）を製造するのに要した製造時間に比較すると、図
示しない生産装置１台当たり約４割も短縮されていた。
この実験結果から、本実施形態の半導体装置の製造方法
によって、例えばＡｌストラップ６を備えるＭＯＳＦＥ
Ｔ１を大量生産する場合には、その生産個数が多ければ
多いほど、ＭＯＳＦＥＴ１の１個当たりの製造コスト、
すなわちＭＯＳＦＥＴ１の１個当たりの単価を下げるこ
とができ、半導体市場における価格競争を有利に展開で
きる。
【００６９】また、従来品Ａとしての従来技術に係るＭ
ＯＳＦＥＴ１０１は、これを製造するに当たり、直径60
(μm)の１０本のＢ’ｇワイヤからなるＡｕボンディン
グを、ソース電極４ｓおよびソース側ポスト部７ｓにす
べて適正な状態で接続しなければならない。これに対し
て、本実施形態の半導体装置の製造方法によってＭＯＳ
ＦＥＴ１を製造する場合、幅が2.0(mm)、かつ厚さが0.1
(mm)の大きさにそれぞれ形成されているＡｌストラップ
６を１回の超音波接合によってソース電極４ｓおよびソ
ース側ポスト部７ｓに同時に接合できる。したがって、
本実施形態の半導体装置の製造方法によれば、ＭＯＳＦ
ＥＴ１を製造する際のＡｌストラップ６の接続不良の発
生率を、１０本のＢ’ｇワイヤからなるＡｕボンディン
グの接続不良の発生率に対して、単純に計算して１０分
の１に低減できる。すなわち、本実施形態の半導体装置
の製造方法によれば、ＭＯＳＦＥＴ１の歩留まりを、従
来の半導体装置の製造方法に比較して大幅に向上でき
る。これにより、前述したＭＯＳＦＥＴ１の生産に掛か
る時間を短縮できるのと同様に、ＭＯＳＦＥＴ１全体の
生産効率（インデックス）を大幅に向上できる。
【００７０】さらに、本実施形態の半導体装置の製造方
法によれば、Ａｌストラップ６を１回の超音波接合によ
ってソース電極４ｓおよびソース側ポスト部７ｓに同時
に接合するので、これらの接合部分における接合強度を
略同等の強さに容易に設定できる。これにより、これら
の接合部分に温度変化などの外的環境の変化や、金属疲
労などが生じても、それらの付加を均等に分散できる。
したがって、本実施形態の半導体装置の製造方法によれ
ば、Ａｌストラップ６のソース電極４ｓおよびソース側
ポスト部７ｓへの接合部分における耐久性を向上でき
る。
【００７１】（第２の実施の形態）次に、本発明の第２
の実施の形態に係る半導体装置、および半導体装置の製
造方法を説明する。
【００７２】この第２実施形態の半導体装置２１、およ
び半導体装置の製造方法は、半導体素子５のソース電極
４ｓ、およびリードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓに接続される電流経路部材２２の大
きさおよび形状、ならびに個数が、前述した第１実施形
態の電流経路部材６の大きさおよび形状、ならびに個数
と異なっているだけで、その他の構成、作用、および効
果は同様である。よって、その異なっている部分につい
て説明するとともに、前述した第１実施形態と同一の構
成部分については同一符号を付してその説明を省略す
る。
【００７３】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ２１は、図８に示すように、これが具備する半導体
素子５のソース電極４ｓと、リードフレーム３のソース
側端子３ｓのソース側ポスト部７ｓとが、複数個、具体
的には３個の長尺の略板（帯）形状に形成されたアルミ
ニウム製の電流経路部材としての接続ストラップ（Ａｌ
ストラップ）２２によって電気的に接続されている。
【００７４】また、本実施形態の半導体装置の製造方法
は、ＭＯＳＦＥＴ２１が具備する半導体素子５のソース
電極４ｓと、リードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓとを、長尺の板形状に形成された３
個のアルミニウム製の接続ストラップ２２を用いて、超
音波接合によって電気的に接続する。この際、各接続ス
トラップ２２の電極側接続部分２２ａを半導体素子５の
ソース電極４ｓに、また各接続ストラップ２２のリード
フレーム側接続部分２２ｂをリードフレーム３のソース
側端子３ｓのソース側ポスト部７ｓに、それぞれ直接か
つ同時に超音波接合する。
【００７５】この第２実施形態の半導体装置２１、およ
び半導体装置の製造方法は、以上説明した点以外は、第
１実施形態の半導体装置１、および半導体装置の製造方
法と同じであり、本発明の課題を解決できるのはもちろ
んであるが、前述したように、半導体素子５のソース電
極４ｓとリードフレーム３のソース側端子３ｓのソース
側ポスト部７ｓとが、長尺の略板形状に形成された複数
個の電流経路部材２２によって接続されている本実施形
態の半導体装置２１、およびこの半導体装置２１を製造
する半導体装置の製造方法は、以下の点で優れている。
【００７６】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ２１においては、半導体素子５のソース電極４ｓ
と、リードフレーム３のソース側端子３ｓのソース側ポ
スト部７ｓとが、長尺の略板形状に形成された３個のア
ルミニウム製の接続ストラップ２２によって電気的に接
続されているので、ソース電極４ｓとソース側ポスト部
７ｓとの間を流れる電流の流量を殆ど損なうこと無く、
接続ストラップ２２に使われるアルミニウムなどの材料
の使用量を低減できる。したがって、本実施形態のＭＯ
ＳＦＥＴ２１は、その電気的動作性能がより高く、か
つ、より低コストである。また、本実施形態の半導体装
置の製造方法によれば、電気的動作性能がより高いＭＯ
ＳＦＥＴ２１をより低コストで生産できる。
【００７７】また、３個のアルミニウム製の接続ストラ
ップ２２は、それらの大きさ、形状、個数、および配置
位置などが、ソース電極４ｓとソース側ポスト部７ｓと
の間の導電性を大きく妨げない程度に設定されて形成さ
れる。具体的には、これら３個の接続ストラップ２２
は、それらの配線抵抗値の合計の大きさが、前述した第
１実施形態の接続ストラップ６の配線抵抗値と略同等の
大きさを保持できるように設定される。すなわち、実質
的に第１実施形態の接続ストラップ６を３個に分割して
形成された本実施形態の接続ストラップ２２は、それら
の配線抵抗値の合計の大きさが、第１実施形態の接続ス
トラップ６の配線抵抗値の大きさと同様に、従来品Ａと
しての従来技術のＡｕボンディングを有するＭＯＳＦＥ
Ｔ１０１の配線抵抗値と比較して、約８０％も大幅に低
減されている。つまり、本実施形態のＭＯＳＦＥＴ２１
においても、３個の接続ストラップ２２の配線抵抗値の
合計の大きさが、ＭＯＳＦＥＴ２１全体のオン抵抗値に
対して及ぼす影響は極めて低い。
【００７８】（第３の実施の形態）次に、本発明の第３
の実施の形態に係る半導体装置、および半導体装置の製
造方法を説明する。
【００７９】この第３実施形態の半導体装置３１、およ
び半導体装置の製造方法は、半導体素子５のソース電極
４ｓ、およびリードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓのみならず、半導体素子５のゲート
電極４ｇ、およびリードフレーム３のゲート側端子３ｇ
のゲート側ポスト部７ｇも長尺の略板形状に形成されて
いる１個の電流経路部材３２によって電気的に接続され
ている点が、前述した第１実施形態の半導体装置１と異
なっているだけで、その他の構成、作用、および効果は
同様である。よって、その異なっている部分について説
明するとともに、前述した第１実施形態と同一の構成部
分については同一符号を付してその説明を省略する。
【００８０】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ３１は、図９に示すように、これが具備する半導体
素子５のゲート電極４ｇと、リードフレーム３のゲート
側端子３ｇのゲート側ポスト部７ｇとが、長尺の略板形
状に形成された１個のアルミニウム製の電流経路部材と
しての接続ストラップ（Ａｌストラップ）３２によって
電気的に接続されている。
【００８１】また、本実施形態の半導体装置の製造方法
は、ＭＯＳＦＥＴ３１が具備する半導体素子５のゲート
電極４ｇと、リードフレーム３のゲート側端子３ｇのゲ
ート側ポスト部７ｇとを、長尺の略板形状に形成された
１個のアルミニウム製の接続ストラップ３２を用いて、
超音波接合によって電気的に接続する。この際、接続ス
トラップ３２の電極側接続部分３２ａを半導体素子５の
ゲート電極４ｇに、また接続ストラップ３２のリードフ
レーム側接続部分３２ｂをリードフレーム３のゲート側
端子３ｇのソース側ポスト部７ｇに、それぞれ直接かつ
同時に超音波接合する。
【００８２】この第３実施形態の半導体装置３１、およ
び半導体装置の製造方法は、以上説明した点以外は、第
１実施形態の半導体装置１、および半導体装置の製造方
法と同じであり、本発明の課題を解決できるのはもちろ
んであるが、前述したように、半導体素子５のゲート電
極４ｇとリードフレーム３のゲート側端子３ｇのゲート
側ポスト部７ｇとが、長尺の略板形状に形成された１個
の電流経路部材３２によって接続されている本実施形態
の半導体装置３１、およびこの半導体装置３１を製造す
る半導体装置の製造方法は、以下の点で優れている。
【００８３】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ３１においては、半導体素子５のソース電極４ｓ
と、リードフレーム３のソース側端子３ｓのソース側ポ
スト部７ｓとが、略板形状に形成されたアルミニウム製
の接続ストラップ６によって電気的に接続されているの
みならず、半導体素子５のゲート電極４ｇと、リードフ
レーム３のゲート側端子３ｇのゲート側ポスト部７ｇと
が、長尺の略板形状に形成された１個のアルミニウム製
の接続ストラップ３２によって電気的に接続されてい
る。これにより、半導体素子５とリードフレーム３との
間を流れる電流の流量を、より多く設定することができ
る。したがって、本実施形態の半導体装置としてのＭＯ
ＳＦＥＴ３１は、その電気的動作性能がさらに向上され
ている。また、本実施形態の半導体装置の製造方法によ
れば、電気的動作性能がさらに高いＭＯＳＦＥＴ３１を
生産できる。
【００８４】（第４の実施の形態）次に、本発明の第４
の実施の形態に係る半導体装置、および半導体装置の製
造方法を説明する。
【００８５】この第４実施形態の半導体装置４１、およ
び半導体装置の製造方法は、半導体素子５のソース電極
４ｓ、およびリードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓに接続される電流経路部材４２の形
状が、前述した第１実施形態の電流経路部材６の形状と
異なっているだけで、その他の構成、作用、および効果
は同様である。よって、その異なっている部分について
説明するとともに、前述した第１実施形態と同一の構成
部分については同一符号を付してその説明を省略する。
【００８６】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ４１は、図１０に示すように、これが具備する半導
体素子５のソース電極４ｓと、リードフレーム３のソー
ス側端子３ｓのソース側ポスト部７ｓとに接続される、
アルミニウム製の電流経路部材としての接続ストラップ
（Ａｌストラップ）４２の、電極側接続部分４２ａとリ
ードフレーム側接続部分４２ｂとの間の中間部（ビーム
部）４２ｃが、所定の曲率を有する略アーチ形状に形成
されている。具体的には、接続ストラップ４２は、図１
０中Ｃで示すその厚さが、約0.1(mm)の大きさに形成さ
れている。それとともに、接続ストラップ４２は、図１
０中Ｄで示すその中間部４２ｃの間隔が、約0.６(mm)の
大きさに形成されている。このような形状からなる接続
ストラップ４２において、その中間部４２ｃは、その側
面視において、滑らかな半円形状の円弧を描くような略
アーチ形状に形成されている。
【００８７】本実施形態の半導体装置の製造方法によれ
ば、この接続ストラップ４２は、図６（ｃ）で示したよ
うに、前述した第１実施形態の接続ストラップ６を形成
する工程において、接続ストラップを成型する型を交換
するだけで、所定の長さに切り出されたアルミニウム製
の板材９から容易に形成することができる。
【００８８】また、本実施形態の半導体装置の製造方法
によれば、この接続ストラップ４２も、その電極側接続
部分４２ａとリードフレーム側接続部分４２ｂとが、超
音波接合によって半導体素子５のソース電極４ｓ、およ
びリードフレーム側接続部分２２ｂをリードフレーム３
のソース側端子３ｓのソース側ポスト部７ｓに、それぞ
れ直接かつ同時に電気的に接続される。
【００８９】この第４実施形態の半導体装置４１、およ
び半導体装置の製造方法は、以上説明した点以外は、第
１実施形態の半導体装置１、および半導体装置の製造方
法と同じであり、本発明の課題を解決できるのはもちろ
んであるが、前述したように、半導体素子５のソース電
極４ｓとリードフレーム３のソース側端子３ｓのソース
側ポスト部７ｓとが、中間部（ビーム部）４２ｃが所定
の曲率を有する略アーチ形状に形成されている電流経路
部材４２によって接続されている本実施形態の半導体装
置４１、およびこの半導体装置４１を製造する半導体装
置の製造方法は、以下の点で優れている。
【００９０】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ４１においては、半導体素子５のソース電極４ｓ
と、リードフレーム３のソース側端子３ｓのソース側ポ
スト部７ｓとが、前述したような滑らかな半円形状の円
弧を描くような略アーチ形状に形成されている中間部４
２ｃを有する電流経路部材としての接続ストラップ４２
によって接続されている。これにより、接続ストラップ
４２の電極側接続部分４２ａと半導体素子５のソース電
極４ｓの周縁部との間において、チップエッジタッチな
どによる電気的短絡を起こすおそれがより低減されてい
る。したがって、本実施形態のＭＯＳＦＥＴ４１は、そ
の電気的動作性能がより安定している。また、本実施形
態の半導体装置の製造方法によれば、電気的動作性能が
より安定しているＭＯＳＦＥＴ４１を生産できる。
【００９１】（第５の実施の形態）次に、本発明の第５
の実施の形態に係る半導体装置、および半導体装置の製
造方法を説明する。
【００９２】この第５実施形態の半導体装置５１、およ
び半導体装置の製造方法は、半導体素子５のソース電極
４ｓ、およびリードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓに接続される電流経路部材５２の形
状が、前述した第１実施形態の電流経路部材６の形状と
異なっているだけで、その他の構成、作用、および効果
は同様である。よって、その異なっている部分について
説明するとともに、前述した第１実施形態と同一の構成
部分については同一符号を付してその説明を省略する。
【００９３】本実施形態の半導体装置としてのＭＯＳＦ
ＥＴ５１は、図１１（ａ）および（ｂ）に示すように、
これが具備する半導体素子５のソース電極４ｓと、リー
ドフレーム３のソース側端子３ｓのソース側ポスト部７
ｓとに接続される、アルミニウム製の電流経路部材とし
ての接続ストラップ（Ａｌストラップ）５２の、電極側
接続部分５２ａとリードフレーム側接続部分５２ｂとの
間の中間部（ビーム部）５２ｃに、この接続ストラップ
５２をその厚み方向に沿って貫通して、固化する前の流
動性を有している状態の前記ハウジング２の成型材料で
ある封止樹脂を通過させるための穴５３が複数個、本実
施形態においては８個設けられている。これら８個の穴
５３は、本実施形態においては四角形状に形成されてい
る。
【００９４】本実施形態の半導体装置の製造方法によれ
ば、この接続ストラップ５２は、図６（ｃ）で示したよ
うに、前述した第１実施形態の接続ストラップ６を形成
する工程において、接続ストラップを成型する型を交換
するだけで、所定の長さに切り出されたアルミニウム製
の板材９から容易に形成することができる。
【００９５】また、本実施形態の半導体装置の製造方法
によれば、この接続ストラップ５２も、その電極側接続
部分５２ａとリードフレーム側接続部分５２ｂとが、超
音波接合によって半導体素子５のソース電極４ｓ、およ
びリードフレーム側接続部分２２ｂをリードフレーム３
のソース側端子３ｓのソース側ポスト部７ｓに、それぞ
れ直接かつ同時に電気的に接続される。
【００９６】この第４実施形態の半導体装置４１、およ
び半導体装置の製造方法は、以上説明した点以外は、第
１実施形態の半導体装置１、および半導体装置の製造方
法と同じであり、本発明の課題を解決できるのはもちろ
んであるが、前述したように、半導体素子５のソース電
極４ｓとリードフレーム３のソース側端子３ｓのソース
側ポスト部７ｓとが、流動性を有している状態の封止樹
脂を通過させるための８個の四角形状に形成された穴５
３が、中間部５２ｃをその厚み方向に沿って貫通して設
けられている電流経路部材５２によって接続されている
本実施形態の半導体装置５１、およびこの半導体装置５
１を製造する半導体装置の製造方法は、以下の点で優れ
ている。
【００９７】前述した第１実施形態の半導体装置の製造
方法においては、接続ストラップ６によって電気的に接
続された半導体素子５およびリードフレーム３と、Ｂ’
ｇワイヤ８などとを、それらの周りから覆うようにエポ
キシ系樹脂などの成型用樹脂からなる封止樹脂（モール
ド樹脂）によってパッケージングしてハウジング２内に
包み込むことにより、所望する半導体装置としてのＳＯ
Ｐ−８パッケージのＭＯＳＦＥＴ（パワーＭＯＳＦＥ
Ｔ）１を製造した。ところが、第１実施形態の接続スト
ラップ６や、この第５実施形態の接続ストラップ５２
は、アルミニウム製であり、一般に封止樹脂（モールド
樹脂）として用いられているエポキシ系樹脂などと接着
（密着）性が悪い。すなわち、アルミニウム製の接続ス
トラップ６および接続ストラップ５２は、エポキシ系樹
脂ののりが悪い。
【００９８】したがって、略板形状に形成されている接
続ストラップ６を、エポキシ系樹脂によってその周りか
ら包み込むようにパッケージングすると、接続ストラッ
プ６とハウジング２との間に図示しない隙間が生じるお
それがある。ひいては、ハウジング２に、その外部と内
部とを連通するような、同じく図示しない亀裂が生じる
おそれがある。接続ストラップ６とハウジング２との間
に隙間が生じたり、あるいはハウジング２に亀裂が生じ
たりすると、これらの隙間や亀裂を伝わって、ハウジン
グ２の外部の水分などが、ハウジング２の内部に浸入す
るおそれがある。ハウジング２の内部に水分が浸入する
と、接続ストラップ６や、半導体素子５、あるいはリー
ドフレーム３とのそれぞれの間で電気的短絡などが生じ
たり、あるいはそれらに錆が生じたりして、ＭＯＳＦＥ
Ｔ１の電気的性能が著しく劣化するおそれがある。場合
によっては、ＭＯＳＦＥＴ１が完全に作動しなくなるお
それがある。
【００９９】ところが、本実施形態の半導体装置として
のＭＯＳＦＥＴ５１においては、半導体素子５のソース
電極４ｓと、リードフレーム３のソース側端子３ｓのソ
ース側ポスト部７ｓとが、略板形状に形成されている接
続ストラップ５２によって接続されているとともに、こ
の接続ストラップ５２の中間部５２ｃには、電流経路部
材５２をその厚み方向に貫通するように、８個の四角形
の穴５３が設けられている。これにより、本実施形態の
半導体装置の製造方法を実施するに当たり、接続ストラ
ップ５２によって電気的に接続された半導体素子５およ
びリードフレーム３と、Ｂ’ｇワイヤ８などとを、それ
らの周りから覆うようにエポキシ系樹脂などの成型用樹
脂からなる封止樹脂（モールド樹脂）によってパッケー
ジングしてハウジング２内に包み込む際に、エポキシ系
樹脂がそれら接続ストラップ５２の中間部５２ｃに設け
られた８個の四角形の穴５３を通過する。すると、エポ
キシ系樹脂は、アルミニウム製の接続ストラップ５２を
その周囲からまんべんなく包み込むように、かつアルミ
ニウム製の接続ストラップ５２との間に隙間などが生じ
ないように接続ストラップ５２に密着しつつこれをパッ
ケージングして、ハウジング２内に包み込む。
【０１００】このように、接続ストラップ５２の中間部
５２ｃに８個の四角形の穴５３を設けることにより、Ｍ
ＯＳＦＥＴ５１のハウジング２内における接続ストラッ
プ５２とエポキシ系樹脂との接着（密着）性を向上させ
ることができる。したがって、本実施形態のＭＯＳＦＥ
Ｔ５１は、そのハウジング２内に水分が浸入するおそれ
が殆ど無く、その耐水性（耐湿性）が大幅に向上されて
いる。すなわち、本実施形態のＭＯＳＦＥＴ５１は、外
敵環境に対する耐久性がより高く、その電気的動作性能
の安定性、すなわち信頼性がより高められている。ま
た、本実施形態の半導体装置の製造方法によれば、外敵
環境に対する耐久性がより高く、その電気的動作性能の
安定性、すなわち信頼性がより高められているＭＯＳＦ
ＥＴ５１を生産できる。
【０１０１】以上説明したように、接続ストラップ５２
の中間部５２ｃに設けられた８個の四角形の穴５３は、
その効果から、パッケージング促進穴５３とも称するこ
とができる。また、これら８個の穴（パッケージング促
進穴）５３は、それらの大きさ、形状、個数、および配
置位置などが、接続ストラップ５２の導電性を大きく妨
げない程度に設定されて形成される。具体的には、これ
ら８個の穴（パッケージング促進穴）５３は、接続スト
ラップ５２の配線抵抗値が、前述した第１実施形態の接
続ストラップ６の配線抵抗値と略同等の大きさを保持で
きるように設定される。すなわち、実質的に第１実施形
態の接続ストラップ６の中間部６ｃに８個の穴（パッケ
ージング促進穴）５３を設けて形成された本実施形態の
接続ストラップ５２はその配線抵抗値の大きさが、第１
実施形態の接続ストラップ６の配線抵抗値の大きさと同
様に、従来品Ａとしての従来技術のＡｕボンディングを
有するＭＯＳＦＥＴ１０１の配線抵抗値と比較して、約
８０％も大幅に低減されている。つまり、本実施形態の
ＭＯＳＦＥＴ５１においても、８個の穴５３が設けられ
ている接続ストラップ５２の配線抵抗値が、ＭＯＳＦＥ
Ｔ５１全体のオン抵抗値に対して及ぼす影響は極めて低
い。
【０１０２】また、本実施形態のＭＯＳＦＥＴ５１に用
いられる接続ストラップは、前記接続ストラップ５２に
は限られない。前述したオン抵抗値の大きさを保持でき
るならば、例えば図１２（ａ）〜（ｅ）に示すように、
様々な種類の接続ストラップを使用することができる。
それぞれを簡略して説明すると、まず、図１２（ａ）の
接続ストラップ５４は、その中間部５４ｃに、これが半
導体素子５のソース電極４ｓと、リードフレーム３のソ
ース側端子３ｓのソース側ポスト部７ｓとを接続する向
きに沿って、４本のスリット形状の穴（パッケージング
促進穴）５５が設けられているものである。次に、図１
２（ｂ）の接続ストラップ５６は、その中間部５６ｃ
に、これが半導体素子５のソース電極４ｓと、リードフ
レーム３のソース側端子３ｓのソース側ポスト部７ｓと
を接続する向きに対して垂直な向きに、４本のスリット
形状の穴（パッケージング促進穴）５７が設けられてい
るものである。図１２（ｃ）の接続ストラップ５８は、
その中間部５８ｃに６個の円形状の小さい穴（パッケー
ジング促進穴）５９が設けられているものである。図１
２（ｄ）の接続ストラップ６０は、その中間部６０ｃ
に、直径が0.8(mm)の円形状の穴（パッケージング促進
穴）６１が形成されている。また、この穴６１は、図１
２（ｄ）中Ｅで示すように、その穴６１の中心Ｃ１が接
続ストラップ６０のリードフレーム側接続部分６０ｂの
縁部から1.1(mm)離された位置に配置されて形成されて
いるものである。そして、最後に図１２（ｅ）の接続ス
トラップ６２は、その中間部６２ｃに、直径が0.8(mm)
の半円形状の穴（パッケージング促進穴）６３が形成さ
れている。それとともに、この接続ストラップ６２は、
穴６３から接続ストラップ６２のリードフレーム側接続
部分６２ｂの縁部に向けて、図１２（ｅ）中Ｆで示すよ
うに、穴６３の直径と同じ大きさの幅0.8(mm)で切り欠
かれている。また、この接続ストラップ６２は、穴６３
が、接続ストラップ６２のリードフレーム側接続部分６
２ｂの縁部から最も遠い部分が、図１２（e）中Ｇで示
すように、1.5(mm)となる位置に形成されている。
【０１０３】以上、図１２（ａ）〜（ｅ）に示すよう
に、様々な大きさ、形状、個数、および配置位置の穴５
５，５７，５９，６１，６３が設けられた各接続ストラ
ップ５４，５６，５８，６０，６２は、いずれも前述し
たオン抵抗値の大きさを保持できるように形成されてい
るものである。
【０１０４】なお、本発明に係る半導体装置、および半
導体装置の製造方法は、前述した第１〜第５の実施の形
態には制約されない。本発明の主旨を逸脱しない範囲に
おいて、本発明に係る半導体装置の構成の一部や、ある
いは本発明に係る半導体装置の製造方法が有する各工程
を、種々様々な状態に組み合わせて設定できる。
【０１０５】例えば、接続ストラップを、その電極側接
続部分が半導体素子５のソース電極４ｓに、またそのリ
ードフレーム側接続部分がリードフレーム３のソース側
端子３ｓのソース側ポスト部７ｓに、それぞれ直接接触
するように接続する方法は、超音波接合には限られな
い。例えば、抵抗溶接や、あるいは圧着でもよい。ま
た、この接続作業を行う際に、接続ストラップの電極側
接続部分およびリードフレーム側接続部分を、それぞれ
同時に半導体素子５のソース電極４ｓ、およびリードフ
レーム３のソース側端子３ｓのソース側ポスト部７ｓに
接続せずに、それらのどちらか一方から接続しても構わ
ない。また、接続ストラップを形成する材料は、アルミ
ニウム以外にも、銅や金など導電性の高い金属材料を用
いても構わない。
【０１０６】また、本発明に係る半導体装置が備える半
導体素子は、前記第１〜第５の各実施形態においては、
それらの両端面にソース電極、ゲート電極、およびドレ
イン電極がそれぞれ１個ずつ設けられている、いわゆる
１層構造としたが、多層構造のものを用いても何ら差し
支えない。リードフレーム３に接続する電極４が半導体
素子の両端面（表裏面）等に露出していれば、それら各
電極と各リードフレーム３とを、前記各接続ストラップ
６，２２，３２，４２，５２などを用いて、前述した本
発明の各実施形態の半導体装置の製造方法によって容易
かつ選択的に、電気的に接続できる。
【０１０７】同様に、本発明に係る半導体装置の製造方
法によって製造される半導体装置が備える半導体素子
は、その内部に設けられているデバイスの個数が１個で
も、あるいは複数個でも構わない。
【０１０８】また、本発明に係る半導体装置が備える電
極は、１種類につき１個でなくとも良い。例えば、半導
体装置が具備する半導体素子のソース電極、ゲート電
極、およびドレイン電極が、それぞれ複数個ずつ設けら
れていてもよい。このような場合においても、それら各
電極と各リードフレーム３とを、前記各接続ストラップ
６，２２，３２，４２，５２などを用いて、前述した本
発明の各実施形態の半導体装置の製造方法によって容易
かつ選択的に、電気的に接続できる。
【０１０９】さらに、第５実施形態において略板形状に
形成されている接続ストラップ５２，５４，５６，５
８，６０，６２に形成した各種の穴５３，５５，５７，
５９，６１，６３を、第２実施形態の３個の長尺の略板
（帯）形状に形成された接続ストラップ２２のそれぞれ
の中間部２２ｃに設けても構わない。あるいは、それら
各種の穴５３，５５，５７，５９，６１，６３を、第４
実施形態の接続ストラップ４２の略アーチ形状に形成さ
れた中間部４２ｃに設けても構わない。これらの場合
も、各接続ストラップ２２，４２が、いずれも前述した
オン抵抗値の大きさを保持できればよい。
【０１１０】
【発明の効果】本発明に係る半導体装置によれば、電極
とリードフレームとの間の電流の流路断面積が拡大され
るので、電極とリードフレームとの間における抵抗を下
げることができる。また、チップエッジタッチなどによ
る電気的短絡を起こし難くできるとともに、温度変化な
どの外的環境の変化によって電流経路の電気的性能が不
安定になるおそれを低減できる。したがって、本発明に
係る半導体装置は、省電力で作動可能であるとともに、
電気的性能が安定しており、かつ耐久性が高い。
【０１１１】また、本発明に係る半導体装置を実施する
にあたり、電極とリードフレームとの間における抵抗を
より下げることができるとともに、電気的短絡をより起
こし難くでき、かつ温度変化などの外的環境の変化によ
って電流経路の電気的性能が不安定になるおそれをより
低減できる。したがって、本発明に係る半導体装置を、
より省電力で作動可能であるとともに、電気的性能がよ
り安定しており、かつ耐久性がより高いものとすること
ができる。
【０１１２】また、本発明に係る半導体装置の製造方法
によれば、半導体装置の電極とリードフレームとの間の
電流の流路断面積を拡大して、電極とリードフレームと
の間における抵抗を下げることができる。また、チップ
エッジタッチなどによる電気的短絡を起こし難くできる
とともに、温度変化などの外的環境の変化によって電流
経路の電気的性能が不安定になるおそれを低減できる。
したがって、本発明に係る半導体装置の製造方法は、省
電力で作動可能であるとともに、電気的性能が安定して
おり、かつ耐久性が高い半導体装置を製造することがで
きる。
【０１１３】また、本発明に係る半導体装置の製造方法
を実施するにあたり、半導体装置の電極とリードフレー
ムとの間における抵抗をより下げることができるととも
に、電気的短絡をより起こし難くでき、かつ温度変化な
どの外的環境の変化によって電流経路の電気的性能が不
安定になるおそれをより低減できる。したがって、本発
明に係る半導体装置の製造方法は、より省電力で作動可
能であるとともに、電気的性能がより安定しており、か
つ耐久性がより高い半導体装置を製造することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
概観を示す斜視図。
【図２】（ａ）は、図１中Ａ−Ａ線に沿って切断した場
合の半導体装置の内部構造の主要部分を示す断面図。
（ｂ）は、図１中Ｂ−Ｂ線に沿って切断した場合の半導
体装置の内部構造の主要部分を示す断面図。
【図３】図１の電流経路部材のオン抵抗と従来の技術に
かかる電流経路部材のオン抵抗とを比較して示す図。
【図４】図１の電流経路部材のオン抵抗の形状依存性を
示し、（ａ）は、電流経路部材の厚さに対する電流経路
部材のオン抵抗、（ｂ）は、電流経路部材の幅に対する
電流経路部材のオン抵抗、をそれぞれ示す図。
【図５】図１の電流経路部材および従来の技術にかかる
２種類の電流経路部材のそれぞれの温度サイクルテスト
による信頼性を比較して示す図。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、（ａ）は、電流経路部材を材料から切
り出す前の状態、（ｂ）は、電流経路部材が材料から切
り出された後の状態、（ｃ）は、図６（ｂ）の電流経路
部材を図１の半導体装置に用いられる形状に形成した状
態、（ｄ）は、図６（ｂ）の電流経路部材を他の形状に
形成した状態、（ｅ）は、図６（ｂ）の電流経路部材を
さらに他の形状に形成した状態、をそれぞれ示す工程
図。
【図７】本発明の第１の実施の形態に係る半導体装置の
製造方法を示し、（ａ）は、図６（ｃ）の電流経路部材
を接合ホーンによって真空吸着した状態、（ｂ）は、図
７（ａ）の状態の電流経路部材を半導体素子のソース電
極およびリードフレームのソース側端子のソース側ポス
ト部のそれぞれに同時に超音波接合している状態、
（ｃ）は、図６（ｃ）の電流経路部材が半導体素子のソ
ース電極およびリードフレームのソース側端子のソース
側ポスト部のそれぞれに超音波接合された状態、をそれ
ぞれ示す工程図。
【図８】本発明の第２の実施の形態に係る半導体装置の
内部構造の主要部分を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の
内部構造の主要部分を示す断面図。
【図１０】本発明の第４の実施の形態に係る半導体装置
の内部構造の主要部分を示す断面図。
【図１１】本発明の第５の実施の形態に係る半導体装置
の内部構造の主要部分を示し、（ａ）は、厚み方向に対
して垂直に切断した場合、（ｂ）は、厚み方向に沿って
切断した場合、をそれぞれ示す断面図。
【図１２】図１１の半導体装置に用いられる電流経路部
材の種類を示し、（ａ）は、４本のスリットが設けられ
ている場合、（ｂ）は、３本のスリットが設けられてい
る場合、（ｃ）は、６個の円形の小穴が設けられている
場合、（ｄ）は、１個の円形の穴が設けられている場
合、（ｅ）は、半円形の穴およびこの穴に連続する切り
欠き部が設けられている場合、をそれぞれ示す平面図で
ある。
【図１３】従来の技術に係る半導体装置の概観を示す斜
視図。
【図１４】（ａ）は、図１３中Ｘ−Ｘ線に沿って切断し
た場合の半導体装置の内部構造の主要部分を示す断面
図。（ｂ）は、図１３中Ｙ−Ｙ線に沿って切断した場合
の半導体装置の内部構造の主要部分を示す断面図。
【図１５】（ａ）は、従来の技術に係る他の半導体装置
をその厚み方向に対して垂直に切断した場合の半導体装
置の内部構造の主要部分を示す断面図。（ｂ）は、従来
の技術に係る他の半導体装置をその厚み方向に沿って切
断した場合の半導体装置の内部構造の主要部分を示す断
面図。
【符号の説明】
１，２１，３１，４１，５１…ＭＯＳＦＥＴ（パワーＭ
ＯＳＦＥＴ、半導体装置） ２…ハウジング ３…リードフレーム ４…電極 ４ｇ…ゲート電極（ゲートパット） ４ｓ…ソース電極（ソースパット） ５…半導体素子 ６，１３，１４，２２，３２，４２，５２，５４，５
６，５８，６０，６２…接続ストラップ（Ａｌストラッ
プ、電流経路部材） ６ａ，２２ａ，３２ａ，４２ａ，５２ａ…電極側接続部
分 ６ｂ，２２ｂ，３２ｂ，４２ｂ，５２ｂ，６０ｂ，６２
ｂ…リードフレーム側接続部分 ６ｃ，２２ｃ，４２ｃ，５２ｃ，５４ｃ，５６ｃ，５８
ｃ，６０ｃ，６２ｃ…ビーム部（中間部） ５３，５５，５７，５９，６１，６３…パッケージング
促進穴（穴）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 難波 正孝 兵庫県揖保郡太子町鵤300番地 株式会社 東芝姫路半導体工場内 Ｆターム(参考） 5F044 RR04 RR08

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数個の電極を有する半導体素子と、 複数個のリードフレームと、 前記各電極のうちの少なくとも１個の該電極と、前記各
    リードフレームのうちの少なくとも１個の該リードフレ
    ームとを電気的に接続する、略板形状に形成された電流
    経路部材と、 前記各リードフレーム、前記半導体素子、および前記電
    流経路部材をパッケージングするハウジングと、 を具備し、前記電流経路部材は、該電流経路部材の前記
    電極に接続される部分と前記リードフレームに接続され
    る部分との間の中間部が、前記半導体素子から離間する
    形状に形成されているとともに、前記電極および前記リ
    ードフレームのそれぞれに直接接触するように設けられ
    ることを特徴とする半導体装置。
  2. 【請求項２】前記電流経路部材は、超音波接合によって
    前記電極および前記リードフレームに直接接触するよう
    に接続されていることを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】前記電極と前記リードフレームとは、複数
    個の前記電流経路部材によって接続されていることを特
    徴とする請求項１または２に記載の半導体装置。
  4. 【請求項４】前記電流経路部材は、その前記中間部が、
    所定の曲率を有する略アーチ形状に形成されていること
    を特徴とする請求項１〜３のうちのいずれか１項に記載
    の半導体装置。
  5. 【請求項５】前記電流経路部材は、少なくともその前記
    中間部に、これを厚み方向に沿って貫通するように、前
    記ハウジングの成型材料である封止樹脂が通過する穴が
    設けられていることを特徴とする請求項１〜４のうちの
    いずれか１項に記載の半導体装置。
  6. 【請求項６】前記電流経路部材は、アルミニウム系の材
    料によって形成されていることを特徴とする請求項１〜
    ５のうちのいずれか１項に記載の半導体装置。
  7. 【請求項７】前記電流経路部材は、前記半導体素子が有
    する電極のうちの少なくともソース電極と、前記リード
    フレームとに接続されていることを特徴とする請求項１
    〜６のうちのいずれか１項に記載の半導体装置。
  8. 【請求項８】前記電流経路部材は、前記半導体素子が有
    する電極のうちの少なくともソース電極およびゲート電
    極と、前記リードフレームとに接続されていることを特
    徴とする請求項１〜６のうちのいずれか１項に記載の半
    導体装置。
  9. 【請求項９】半導体素子が有する複数個の電極のうちの
    少なくとも１個の該電極、および複数個のリードフレー
    ムのうちの少なくとも１個の該リードフレームのそれぞ
    れに、略板形状に形成されているとともに、前記電極に
    接続される部分と前記リードフレームに接続される部分
    との間の中間部が、前記半導体素子から離間するような
    形状に形成された電流経路部材を、直接接触させるよう
    に設けることにより、前記電極および前記リードフレー
    ムを電気的に接続することを特徴とする半導体装置の製
    造方法。
  10. 【請求項１０】前記電流経路部材を、超音波接合によっ
    て、前記電極および前記リードフレームに直接接触する
    ように接続することを特徴とする請求項９に記載の半導
    体装置の製造方法。
  11. 【請求項１１】前記電流経路部材を、超音波接合によっ
    て、前記電極および前記リードフレームのそれぞれに同
    時に直接接触するように接続することを特徴とする請求
    項１０に記載の半導体装置の製造方法。
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Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336043A (ja) * 2003-05-02 2004-11-25 Orthodyne Electronics Corp リボンボンディング
JP2004342735A (ja) * 2003-05-14 2004-12-02 Renesas Technology Corp 半導体装置および電源システム
US7071550B2 (en) 2004-02-03 2006-07-04 Kabushiki Kaisha Toshiba Semiconductor module having heat sink serving as wiring line
JP2006196629A (ja) * 2005-01-13 2006-07-27 Nec Electronics Corp 半導体装置、ボンディング方法およびボンディングリボン
JP2006202885A (ja) * 2005-01-19 2006-08-03 Mitsubishi Electric Corp 半導体装置
JP2006319213A (ja) * 2005-05-13 2006-11-24 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007053157A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2007134583A (ja) * 2005-11-11 2007-05-31 Toyota Motor Corp 電子回路ユニットの製造方法、及び、製造装置
JP2007524999A (ja) * 2003-04-11 2007-08-30 フェアチャイルド・セミコンダクター・コーポレーション リードモールドパッケージ内のフリップチップ搭載のための開口部または溝つきリードフレーム構造
JP2007266218A (ja) * 2006-03-28 2007-10-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2008104348A (ja) * 2007-11-05 2008-05-01 Renesas Technology Corp 半導体装置および電源システム
JP2008177588A (ja) * 2008-02-12 2008-07-31 Renesas Technology Corp 半導体装置
JP2008529303A (ja) * 2005-01-27 2008-07-31 オーソダイン エレクトロニクス コーポレイション リボンボンディングツール及びリボンディング方法
US7554210B2 (en) 2002-09-05 2009-06-30 Kabushiki Kaisha Toshiba Semiconductor device with semiconductor chip mounted in package
US7576392B2 (en) 2002-07-23 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor device including gate wiring, main electrodes and connecting plate connected onto said main electrodes
US7820489B2 (en) 2006-04-19 2010-10-26 Nec Electronics Corporation Method of manufacturing semiconductor apparatus
US7839003B2 (en) 2007-07-31 2010-11-23 Panasonic Corporation Semiconductor device including a coupling conductor having a concave and convex
JP2011055006A (ja) * 2010-12-13 2011-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2011082535A (ja) * 2010-11-15 2011-04-21 Renesas Electronics Corp 半導体装置
US8299620B2 (en) 2007-07-05 2012-10-30 Renesas Electronics Corporation Semiconductor device with welded leads and method of manufacturing the same
JP2012244035A (ja) * 2011-05-23 2012-12-10 Aisin Seiki Co Ltd 半導体装置とその製造方法
JP2013016837A (ja) * 2007-04-27 2013-01-24 Renesas Electronics Corp 半導体装置
JP2013102250A (ja) * 2013-03-08 2013-05-23 Renesas Electronics Corp 半導体装置
JP2013149802A (ja) * 2012-01-19 2013-08-01 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法、半導体装置及び接続子
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2015046416A (ja) * 2013-08-27 2015-03-12 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN105140196A (zh) * 2015-08-27 2015-12-09 上海晶亮电子科技有限公司 高效散热贴片式封装结构
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016096172A (ja) * 2014-11-12 2016-05-26 三菱電機株式会社 半導体装置およびその製造方法
JP2016167480A (ja) * 2015-03-09 2016-09-15 三菱電機株式会社 電力用半導体装置
US11037863B2 (en) 2017-11-08 2021-06-15 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459147B1 (en) * 2000-03-27 2002-10-01 Amkor Technology, Inc. Attaching semiconductor dies to substrates with conductive straps
US7250672B2 (en) * 2003-11-13 2007-07-31 International Rectifier Corporation Dual semiconductor die package with reverse lead form
JP2006032873A (ja) * 2004-07-22 2006-02-02 Toshiba Corp ストラップボンディング装置及びストラップボンディング方法
JP4047349B2 (ja) * 2004-11-09 2008-02-13 株式会社東芝 半導体装置製造用超音波接合装置、半導体装置、及び製造方法
US9337132B2 (en) * 2004-12-31 2016-05-10 Alpha And Omega Semiconductor Incorporated Methods and configuration for manufacturing flip chip contact (FCC) power package
US20060180635A1 (en) * 2005-02-17 2006-08-17 Oon-Pin Lim Bonding tool and method
US7622796B2 (en) * 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US20070057368A1 (en) * 2005-09-13 2007-03-15 Yueh-Se Ho Semiconductor package having plate interconnections
US7683464B2 (en) * 2005-09-13 2010-03-23 Alpha And Omega Semiconductor Incorporated Semiconductor package having dimpled plate interconnections
JP2007088378A (ja) * 2005-09-26 2007-04-05 Mitsubishi Electric Corp 半導体モールドパッケージ
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
DE102006015447B4 (de) * 2006-03-31 2012-08-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit einem Leistungshalbleiterchip und Verfahren zur Herstellung desselben
JP5232367B2 (ja) * 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2008078561A (ja) * 2006-09-25 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
TW200836315A (en) * 2007-02-16 2008-09-01 Richtek Techohnology Corp Electronic package structure and method thereof
US8237268B2 (en) 2007-03-20 2012-08-07 Infineon Technologies Ag Module comprising a semiconductor chip
JP2009081198A (ja) * 2007-09-25 2009-04-16 Toshiba Corp 半導体装置
US8097934B1 (en) * 2007-09-27 2012-01-17 National Semiconductor Corporation Delamination resistant device package having low moisture sensitivity
US10256385B2 (en) 2007-10-31 2019-04-09 Cree, Inc. Light emitting die (LED) packages and related methods
US9147649B2 (en) * 2008-01-24 2015-09-29 Infineon Technologies Ag Multi-chip module
JP2009231805A (ja) * 2008-02-29 2009-10-08 Renesas Technology Corp 半導体装置
US20090280751A1 (en) * 2008-05-07 2009-11-12 Ahmadreza Rofougaran Method And System For On-Demand Beamforming
US8680658B2 (en) * 2008-05-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Conductive clip for semiconductor device package
JP5473733B2 (ja) * 2010-04-02 2014-04-16 株式会社日立製作所 パワー半導体モジュール
CN103367168A (zh) * 2012-04-02 2013-10-23 大和工程有限公司 用于夹片结合设备的夹片供应装置以及夹片结合设备
DE102012019391A1 (de) * 2012-10-02 2014-04-03 Infineon Technologies Ag Leitungshalbleitergehäuse mit redundanter Funktionalität
DE102014221687B4 (de) * 2014-10-24 2019-07-04 Danfoss Silicon Power Gmbh Leistungshalbleitermodul mit kurzschluss-ausfallmodus
JP2018056356A (ja) * 2016-09-29 2018-04-05 株式会社東芝 半導体装置
WO2019082345A1 (ja) * 2017-10-26 2019-05-02 新電元工業株式会社 半導体装置、及び、半導体装置の製造方法
EP3633715A1 (en) * 2018-10-02 2020-04-08 Infineon Technologies Austria AG Multi-clip structure for die bonding
DE102019108932B4 (de) * 2019-04-05 2022-04-21 Danfoss Silicon Power Gmbh Halbleitermodul und Verfahren zu seiner Herstellung
US11055568B2 (en) * 2019-07-10 2021-07-06 Vmware, Inc. Method and system that measure application response time
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
EP4123700A1 (en) * 2021-07-22 2023-01-25 Nexperia B.V. A semiconductor device and a method of manufacturing of a semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3840978A (en) * 1969-11-12 1974-10-15 Ibm Method for positioning and bonding
US4151945A (en) * 1977-12-08 1979-05-01 Universal Instruments Corporation Automated hybrid circuit board assembly apparatus
JPS5948947A (ja) 1982-09-14 1984-03-21 Toshiba Corp 半導体装置
JPH0671062B2 (ja) * 1989-08-30 1994-09-07 株式会社東芝 樹脂封止型半導体装置
JPH04180640A (ja) * 1990-11-15 1992-06-26 Nec Yamagata Ltd 半導体素子の配線方法
JP3216305B2 (ja) 1993-03-11 2001-10-09 株式会社日立製作所 半導体装置
JP3274961B2 (ja) 1996-04-09 2002-04-15 京セラ株式会社 高周波伝送線路の接続構造
US6110145A (en) * 1996-04-16 2000-08-29 Cardeon Corporation Catheter system for surgical access and circulatory support of the heart
JP3675603B2 (ja) * 1997-03-19 2005-07-27 株式会社ルネサス東日本セミコンダクタ 半導体装置
JP2971449B2 (ja) 1997-07-31 1999-11-08 松下電子工業株式会社 半導体装置、その製造方法及び半導体装置のリードフレーム
US5977630A (en) * 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
JP3400338B2 (ja) * 1998-02-12 2003-04-28 株式会社新川 バンプボンディング装置
JP3942738B2 (ja) * 1998-07-17 2007-07-11 松下電器産業株式会社 バンプ接合装置及び方法、並びに半導体部品製造装置
US6040626A (en) 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
JP3134858B2 (ja) 1998-10-12 2001-02-13 日本電気株式会社 半導体装置の組立方法、及び、その方法で製造された半導体装置
JP2000183099A (ja) 1998-12-16 2000-06-30 Nippon Telegr & Teleph Corp <Ntt> ボンディング用リボン
US6284570B1 (en) * 1998-12-28 2001-09-04 Semiconductor Components Industries Llc Method of manufacturing a semiconductor component from a conductive substrate containing a plurality of vias
JP3173493B2 (ja) 1999-02-18 2001-06-04 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP2001035983A (ja) 1999-07-16 2001-02-09 Nec Kansai Ltd 半導体装置
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
US6319755B1 (en) * 1999-12-01 2001-11-20 Amkor Technology, Inc. Conductive strap attachment process that allows electrical connector between an integrated circuit die and leadframe
TW451392B (en) * 2000-05-18 2001-08-21 Siliconix Taiwan Ltd Leadframe connecting method of power transistor
US6649930B2 (en) * 2000-06-27 2003-11-18 Energenius, Inc. Thin film composite containing a nickel-coated copper substrate and energy storage device containing the same
JP3602453B2 (ja) * 2000-08-31 2004-12-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576392B2 (en) 2002-07-23 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor device including gate wiring, main electrodes and connecting plate connected onto said main electrodes
US7554210B2 (en) 2002-09-05 2009-06-30 Kabushiki Kaisha Toshiba Semiconductor device with semiconductor chip mounted in package
JP2007524999A (ja) * 2003-04-11 2007-08-30 フェアチャイルド・セミコンダクター・コーポレーション リードモールドパッケージ内のフリップチップ搭載のための開口部または溝つきリードフレーム構造
US8685791B2 (en) 2003-05-02 2014-04-01 Orthodyne Electronics Corporation Ribbon bonding in an electronic package
JP2004336043A (ja) * 2003-05-02 2004-11-25 Orthodyne Electronics Corp リボンボンディング
US8685789B2 (en) 2003-05-02 2014-04-01 Orthodyne Electronics Corporation Ribbon bonding in an electronic package
JP2004342735A (ja) * 2003-05-14 2004-12-02 Renesas Technology Corp 半導体装置および電源システム
KR101116197B1 (ko) 2003-05-14 2012-03-07 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 전원 시스템
KR101116203B1 (ko) 2003-05-14 2012-03-06 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 전원 시스템
KR101086751B1 (ko) 2003-05-14 2011-11-25 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 전원 시스템
US7071550B2 (en) 2004-02-03 2006-07-04 Kabushiki Kaisha Toshiba Semiconductor module having heat sink serving as wiring line
JP4526957B2 (ja) * 2005-01-13 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置、ボンディング方法およびボンディングリボン
JP2006196629A (ja) * 2005-01-13 2006-07-27 Nec Electronics Corp 半導体装置、ボンディング方法およびボンディングリボン
JP2006202885A (ja) * 2005-01-19 2006-08-03 Mitsubishi Electric Corp 半導体装置
JP4499577B2 (ja) * 2005-01-19 2010-07-07 三菱電機株式会社 半導体装置
JP2008529303A (ja) * 2005-01-27 2008-07-31 オーソダイン エレクトロニクス コーポレイション リボンボンディングツール及びリボンディング方法
US7934633B2 (en) 2005-01-27 2011-05-03 Orthodyne Electronics Corporation Ribbon bonding tool and process
US7909228B2 (en) 2005-01-27 2011-03-22 Orthodyne Electronics Corporation Ribbon bonding tool and process
JP4662497B2 (ja) * 2005-01-27 2011-03-30 オーソダイン エレクトロニクス コーポレイション リボンボンディングツール及びリボンディング方法
JP2006319213A (ja) * 2005-05-13 2006-11-24 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007053157A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体装置およびその製造方法
JP4676277B2 (ja) * 2005-08-16 2011-04-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2007134583A (ja) * 2005-11-11 2007-05-31 Toyota Motor Corp 電子回路ユニットの製造方法、及び、製造装置
JP4692235B2 (ja) * 2005-11-11 2011-06-01 トヨタ自動車株式会社 電子回路ユニットの製造方法、及び、製造装置
JP2007266218A (ja) * 2006-03-28 2007-10-11 Renesas Technology Corp 半導体装置およびその製造方法
US7820489B2 (en) 2006-04-19 2010-10-26 Nec Electronics Corporation Method of manufacturing semiconductor apparatus
JP2013016837A (ja) * 2007-04-27 2013-01-24 Renesas Electronics Corp 半導体装置
US8299620B2 (en) 2007-07-05 2012-10-30 Renesas Electronics Corporation Semiconductor device with welded leads and method of manufacturing the same
US7839003B2 (en) 2007-07-31 2010-11-23 Panasonic Corporation Semiconductor device including a coupling conductor having a concave and convex
JP2008104348A (ja) * 2007-11-05 2008-05-01 Renesas Technology Corp 半導体装置および電源システム
JP4746061B2 (ja) * 2008-02-12 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2008177588A (ja) * 2008-02-12 2008-07-31 Renesas Technology Corp 半導体装置
JP2011082535A (ja) * 2010-11-15 2011-04-21 Renesas Electronics Corp 半導体装置
JP2011055006A (ja) * 2010-12-13 2011-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2012244035A (ja) * 2011-05-23 2012-12-10 Aisin Seiki Co Ltd 半導体装置とその製造方法
JP2013149802A (ja) * 2012-01-19 2013-08-01 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法、半導体装置及び接続子
JP2013102250A (ja) * 2013-03-08 2013-05-23 Renesas Electronics Corp 半導体装置
JP2015046416A (ja) * 2013-08-27 2015-03-12 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2016096172A (ja) * 2014-11-12 2016-05-26 三菱電機株式会社 半導体装置およびその製造方法
JP2016167480A (ja) * 2015-03-09 2016-09-15 三菱電機株式会社 電力用半導体装置
CN105140196A (zh) * 2015-08-27 2015-12-09 上海晶亮电子科技有限公司 高效散热贴片式封装结构
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11037863B2 (en) 2017-11-08 2021-06-15 Kabushiki Kaisha Toshiba Semiconductor device
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