JP2003068961A - 電力用半導体パッケージ及びその製造方法 - Google Patents
電力用半導体パッケージ及びその製造方法Info
- Publication number
- JP2003068961A JP2003068961A JP2001248672A JP2001248672A JP2003068961A JP 2003068961 A JP2003068961 A JP 2003068961A JP 2001248672 A JP2001248672 A JP 2001248672A JP 2001248672 A JP2001248672 A JP 2001248672A JP 2003068961 A JP2003068961 A JP 2003068961A
- Authority
- JP
- Japan
- Prior art keywords
- metal plate
- terminal
- semiconductor chip
- lead frame
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/4005—Shape
- H01L2224/4009—Loop shape
- H01L2224/40095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/84385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 導電材料の汚染問題がなく,且つコストが低
く,生産効率も高い電力用半導体パッケージの製造方法
を提供する。 【解決手段】 リードフレームの第1の端子423 と半導
体チップのソース接点411 とが互いに電気的に接続し,
リードフレームの第2の端子424 と半導体チップのゲー
ト接点412 とが互いに電気的に接続している電力用半導
体パッケージの製造方法において,同一の金属板43で前
記第1及び第2の端子423,424 と前記半導体チップのソ
ース接点411 及びゲート接点412 とが同時に接続するよ
うに接着する工程と,前記接着した金属板42を,第1の
端子423 とソース接点411 とを接続している第1の金属
板432 と,第2の端子424 とゲート接点412 とを接続し
ている第2の金属板431 との互いに離間した二部分に切
断する工程とを含む。
く,生産効率も高い電力用半導体パッケージの製造方法
を提供する。 【解決手段】 リードフレームの第1の端子423 と半導
体チップのソース接点411 とが互いに電気的に接続し,
リードフレームの第2の端子424 と半導体チップのゲー
ト接点412 とが互いに電気的に接続している電力用半導
体パッケージの製造方法において,同一の金属板43で前
記第1及び第2の端子423,424 と前記半導体チップのソ
ース接点411 及びゲート接点412 とが同時に接続するよ
うに接着する工程と,前記接着した金属板42を,第1の
端子423 とソース接点411 とを接続している第1の金属
板432 と,第2の端子424 とゲート接点412 とを接続し
ている第2の金属板431 との互いに離間した二部分に切
断する工程とを含む。
Description
【0001】
【発明の属する技術分野】本発明は電力用半導体パッケ
ージ及びその製造方法に関し,特に,電力用MOSFE
Tチップとからなる電力用半導体パッケージ及びその製
造方法に関する。
ージ及びその製造方法に関し,特に,電力用MOSFE
Tチップとからなる電力用半導体パッケージ及びその製
造方法に関する。
【0002】
【従来の技術】図1に示すように,従来の電力用半導体
パッケージは,半導体チップ11,例えば,電力用MOS
FETチップとリードフレーム12とからなる。前記半導
体チップ11の上面には,ソース接点111 とゲート接点11
2 とが形成されている。また,前記リードフレーム12に
は,前記半導体チップ11の下面と連結したダイパッド12
1 と,複数の金ワイヤ125 を介してソース接点111 と電
気的に接着した複数のソース端子123 と,金ワイヤ126
を介してゲート接点112 と電気的に接着したゲート端子
124 とを備えている。
パッケージは,半導体チップ11,例えば,電力用MOS
FETチップとリードフレーム12とからなる。前記半導
体チップ11の上面には,ソース接点111 とゲート接点11
2 とが形成されている。また,前記リードフレーム12に
は,前記半導体チップ11の下面と連結したダイパッド12
1 と,複数の金ワイヤ125 を介してソース接点111 と電
気的に接着した複数のソース端子123 と,金ワイヤ126
を介してゲート接点112 と電気的に接着したゲート端子
124 とを備えている。
【0003】
【発明が解決しようとする課題】前記従来の電力用半導
体パッケージは以下のような問題点がある。 (1)電力用半導体パッケージには,前記ソース接点11
1 と前記ソース端子123の間の電気抵抗を低下させるた
めに,大量の金ワイヤ125 を使用する必要がある。金ワ
イヤは値段が非常に高いのみならず,ワイヤボンディン
グにより前記ソース接点111 と前記ソース端子123 とに
逐一に接着されなければならないので,生産コストも人
件費もかなり高いである。 (2)前記金ワイヤ125 の総面積は,前記半導体チップ
11に比べて遥かに小さいので,前記半導体チップ11から
生ずる熱量は,前記金ワイヤ125 を介しては発散し難
い。
体パッケージは以下のような問題点がある。 (1)電力用半導体パッケージには,前記ソース接点11
1 と前記ソース端子123の間の電気抵抗を低下させるた
めに,大量の金ワイヤ125 を使用する必要がある。金ワ
イヤは値段が非常に高いのみならず,ワイヤボンディン
グにより前記ソース接点111 と前記ソース端子123 とに
逐一に接着されなければならないので,生産コストも人
件費もかなり高いである。 (2)前記金ワイヤ125 の総面積は,前記半導体チップ
11に比べて遥かに小さいので,前記半導体チップ11から
生ずる熱量は,前記金ワイヤ125 を介しては発散し難
い。
【0004】また,他の従来の電力用半導体パッケージ
として,図2に示すように,前記金ワイヤ125 に代えて
単一の金属板23を用いる例がある。このような電力用半
導体パッケージは,前記電気抵抗を減らし,且つ,半導
体チップ21から生ずる熱量を発散するための面積を増や
すことができるのみならず,且つ,前記金ワイヤ125の
ワイヤボンディング工程を省略することができるので,
生産コスト及び人件費を大幅に節約することができる
が,以下のような問題点がある。 (1)ゲート接点212 とゲート端子224 とは金ワイヤ22
6 を介して電気的に接着したが,ソース接点211 とソー
ス端子223 とは金属板23を介して電気的に接着した。即
ち,前記電力用半導体パッケージの製造時に2つの異な
る接着デバイスを使用しなければならないため,生産コ
ストはやはり節約することができない。 (2)前記金属板23は,ソース接点211 を覆う必要ばか
りでなく,且つ,ゲート接点212 に接触しない条件下
で,そのサイズをできるだけ大きくすることがよい。し
かし,前記金属板23は,通常,導電材料,例えば,導電
エポキシ(epoxy) 又は導電ペースト(paste) などを用い
前記ソース接点211 に加熱接着するので,焼成又はリフ
ロー(reflow)の工程によって加熱接着を行うときに,前
記導電材料は溢れて前記ゲート接点212 を汚染し,金ワ
イヤ226 と前記ゲート接点212 との接着品質を悪化させ
る恐れがある。
として,図2に示すように,前記金ワイヤ125 に代えて
単一の金属板23を用いる例がある。このような電力用半
導体パッケージは,前記電気抵抗を減らし,且つ,半導
体チップ21から生ずる熱量を発散するための面積を増や
すことができるのみならず,且つ,前記金ワイヤ125の
ワイヤボンディング工程を省略することができるので,
生産コスト及び人件費を大幅に節約することができる
が,以下のような問題点がある。 (1)ゲート接点212 とゲート端子224 とは金ワイヤ22
6 を介して電気的に接着したが,ソース接点211 とソー
ス端子223 とは金属板23を介して電気的に接着した。即
ち,前記電力用半導体パッケージの製造時に2つの異な
る接着デバイスを使用しなければならないため,生産コ
ストはやはり節約することができない。 (2)前記金属板23は,ソース接点211 を覆う必要ばか
りでなく,且つ,ゲート接点212 に接触しない条件下
で,そのサイズをできるだけ大きくすることがよい。し
かし,前記金属板23は,通常,導電材料,例えば,導電
エポキシ(epoxy) 又は導電ペースト(paste) などを用い
前記ソース接点211 に加熱接着するので,焼成又はリフ
ロー(reflow)の工程によって加熱接着を行うときに,前
記導電材料は溢れて前記ゲート接点212 を汚染し,金ワ
イヤ226 と前記ゲート接点212 との接着品質を悪化させ
る恐れがある。
【0005】上記点に鑑み,本発明は,前記導電材料の
汚染問題がなく,且つコストが低く,生産効率も高い電
力用半導体パッケージの製造方法を提供しようとするこ
とを目的とする。
汚染問題がなく,且つコストが低く,生産効率も高い電
力用半導体パッケージの製造方法を提供しようとするこ
とを目的とする。
【0006】
【課題を解決するための手段】本発明は,第1の視点か
らみれば,リードフレームの第1の端子と半導体チップ
のソース接点とが互いに電気的に接続し,リードフレー
ムの第2の端子と半導体チップのゲート接点とが互いに
電気的に接続している電力用半導体パッケージの製造方
法において,同一の金属板で前記リードフレームの第1
及び第2の端子と前記半導体チップのソース接点及びゲ
ート接点とが同時に接続するように接着する工程と,前
記接着した金属板を,リードフレームの第1の端子と半
導体チップのソース接点とを接続している第1の金属板
と,リードフレームの第2の端子と半導体チップのゲー
ト接点とを接続している第2の金属板との互いに離間し
た二部分に切断する工程とを備えてなることを特徴とす
る電力用半導体パッケージの製造方法を提供する。
らみれば,リードフレームの第1の端子と半導体チップ
のソース接点とが互いに電気的に接続し,リードフレー
ムの第2の端子と半導体チップのゲート接点とが互いに
電気的に接続している電力用半導体パッケージの製造方
法において,同一の金属板で前記リードフレームの第1
及び第2の端子と前記半導体チップのソース接点及びゲ
ート接点とが同時に接続するように接着する工程と,前
記接着した金属板を,リードフレームの第1の端子と半
導体チップのソース接点とを接続している第1の金属板
と,リードフレームの第2の端子と半導体チップのゲー
ト接点とを接続している第2の金属板との互いに離間し
た二部分に切断する工程とを備えてなることを特徴とす
る電力用半導体パッケージの製造方法を提供する。
【0007】本発明は,第2の視点からみれば,ソース
接点及びゲート接点を有する半導体チップと,第1の端
子及びを第2の端子有するリードフレームと,前記第1
の端子と前記ソース接点とを電気的に接続している第1
の金属板と,前記第2の端子と前記ゲート接点とを電気
的に接続している第2の金属板とからなり,且つ,前記
第1の金属板と前記第2の金属板とは,前記リードフレ
ームの第1及び第2の端子と前記半導体チップのソース
接点及びゲート接点とを同時に接続するように接着した
同一の金属板を切断してその間に切れ目が形成してなる
ことを特徴とする電力用半導体パッケージを提供する。
接点及びゲート接点を有する半導体チップと,第1の端
子及びを第2の端子有するリードフレームと,前記第1
の端子と前記ソース接点とを電気的に接続している第1
の金属板と,前記第2の端子と前記ゲート接点とを電気
的に接続している第2の金属板とからなり,且つ,前記
第1の金属板と前記第2の金属板とは,前記リードフレ
ームの第1及び第2の端子と前記半導体チップのソース
接点及びゲート接点とを同時に接続するように接着した
同一の金属板を切断してその間に切れ目が形成してなる
ことを特徴とする電力用半導体パッケージを提供する。
【0008】
【発明の実施の形態】以下,本発明を実施の形態に基づ
いて具体的に説明するが,本発明はこの例だけに限定さ
れるものではない。
いて具体的に説明するが,本発明はこの例だけに限定さ
れるものではない。
【0009】図3に示すように,本発明の電力用半導体
パッケージは,ソース接点411 及びゲート接点412 を有
する半導体チップ41,例えば,電力用MOSFETチッ
プと,第1の端子423 及びを第2の端子424 を有するリ
ードフレーム42と,前記第1の端子423 と前記ソース接
点411 とを電気的に接続している第1の金属板432 と,
前記第2の端子424 と前記ゲート接点412 とを電気的に
接続している第2の金属板431 とからなっている。そし
て,前記第1の金属板432 及び前記第2の金属板431
は,前記リードフレーム42の第1及び第2の端子423 ,
424 と前記半導体チップ41のソース接点411 及びゲート
接点412 とを同時に接続するように接着した同一の金属
板を切断してその間に切れ目434 があるように形成して
なった。
パッケージは,ソース接点411 及びゲート接点412 を有
する半導体チップ41,例えば,電力用MOSFETチッ
プと,第1の端子423 及びを第2の端子424 を有するリ
ードフレーム42と,前記第1の端子423 と前記ソース接
点411 とを電気的に接続している第1の金属板432 と,
前記第2の端子424 と前記ゲート接点412 とを電気的に
接続している第2の金属板431 とからなっている。そし
て,前記第1の金属板432 及び前記第2の金属板431
は,前記リードフレーム42の第1及び第2の端子423 ,
424 と前記半導体チップ41のソース接点411 及びゲート
接点412 とを同時に接続するように接着した同一の金属
板を切断してその間に切れ目434 があるように形成して
なった。
【0010】図5に示すように,前記第1の端子423 に
は,前記第1の金属板432 の一端縁部を収容しており且
つAgペースト441 を介して該端縁部と接着した第1のV
字形溝4232が形成される。図6に示すように,前記第2
の端子424 には,前記第2の金属板431 の一端縁部を収
容しており且つAgペースト441 を介して該端縁部と接着
した第2のV字形溝4242が形成される。第1及び第2の
V字形溝4232,4242の形成は,前記第1及び第2の金属
板432 ,431 と前記第1及び第2の端子423 ,424 との
間の接着を容易にするためである。
は,前記第1の金属板432 の一端縁部を収容しており且
つAgペースト441 を介して該端縁部と接着した第1のV
字形溝4232が形成される。図6に示すように,前記第2
の端子424 には,前記第2の金属板431 の一端縁部を収
容しており且つAgペースト441 を介して該端縁部と接着
した第2のV字形溝4242が形成される。第1及び第2の
V字形溝4232,4242の形成は,前記第1及び第2の金属
板432 ,431 と前記第1及び第2の端子423 ,424 との
間の接着を容易にするためである。
【0011】以下,本発明の前記電力用半導体パッケー
ジの製造方法を説明する。
ジの製造方法を説明する。
【0012】まず,図4に示すように,導電ペースト,
例えばAgペースト441 (図5及び6参照)を用いて同一
の金属板43を前記リードフレーム42の第1及び第2の端
子423 ,424 と前記半導体チップ41のソース接点411 及
びゲート接点412 と同時に接続するように加熱接着す
る。それから,カッタ,例えば,レーザカッタにより,
前記接着した金属板43を,リードフレーム42の第1の端
子423 と半導体チップ41のソース接点411 とを接続して
いる第1の金属板432 と,リードフレーム42の第2の端
子424 と半導体チップ41のゲート接点412 とを接続して
いる第2の金属板431 との互いに離間した二部分に切断
する。
例えばAgペースト441 (図5及び6参照)を用いて同一
の金属板43を前記リードフレーム42の第1及び第2の端
子423 ,424 と前記半導体チップ41のソース接点411 及
びゲート接点412 と同時に接続するように加熱接着す
る。それから,カッタ,例えば,レーザカッタにより,
前記接着した金属板43を,リードフレーム42の第1の端
子423 と半導体チップ41のソース接点411 とを接続して
いる第1の金属板432 と,リードフレーム42の第2の端
子424 と半導体チップ41のゲート接点412 とを接続して
いる第2の金属板431 との互いに離間した二部分に切断
する。
【0013】本発明は,上記のように,添付図面を参照
しながら好ましい実施形態に関連して充分に記載されて
いるが,この技術の熟練した人々にとっては種々の変形
や修正は明白である。そのような変形や修正は,添付し
た請求の範囲による本発明の範囲から外れない限りにお
いて,その中に含めれると理解されるべきである。
しながら好ましい実施形態に関連して充分に記載されて
いるが,この技術の熟練した人々にとっては種々の変形
や修正は明白である。そのような変形や修正は,添付し
た請求の範囲による本発明の範囲から外れない限りにお
いて,その中に含めれると理解されるべきである。
【0014】
【発明の効果】以上のように本発明の電力用半導体パッ
ケージ及びその製造方法によれば,下記のような利点及
び効果が得られる。
ケージ及びその製造方法によれば,下記のような利点及
び効果が得られる。
【0015】(1) 前記電力用半導体パッケージの製造
時,単一の接着デバイスを使用することができ,しかも
金ワイヤを使用する必要はないので,生産コストを大幅
に節約することができる。
時,単一の接着デバイスを使用することができ,しかも
金ワイヤを使用する必要はないので,生産コストを大幅
に節約することができる。
【0016】(2) 同一の金属板で前記半導体チップのソ
ース接点とゲート接点とを同時に接続することができる
ので,前記導電材料の汚染問題がない。
ース接点とゲート接点とを同時に接続することができる
ので,前記導電材料の汚染問題がない。
【0017】(3) ワイヤボンディングによりソース接点
とソース端子とを逐一に接着する必要がないので,生産
効率が高い。
とソース端子とを逐一に接着する必要がないので,生産
効率が高い。
【0018】(4) 金ワイヤの面積より大きい金属板を用
いるので,半導体チップから生ずる熱量を発散するため
の面積を増やすことができる。
いるので,半導体チップから生ずる熱量を発散するため
の面積を増やすことができる。
【0019】また特に請求項4・5の発明によれば,第
1・第2のV字形溝の形成により,前記第1・第2の金
属板と前記第1・第2の端子との間の接着を容易にする
ことができる。
1・第2のV字形溝の形成により,前記第1・第2の金
属板と前記第1・第2の端子との間の接着を容易にする
ことができる。
【図1】従来の電力用半導体パッケージを示す概観上面
図
図
【図2】他の従来の電力用半導体パッケージを示す概観
上面図
上面図
【図3】本発明の電力用半導体パッケージの好ましい実
施例を示す概観上面図
施例を示す概観上面図
【図4】図3に図示した電力用半導体パッケージの金属
板が切断される前状態を示す概観上面図
板が切断される前状態を示す概観上面図
【図5】第1の端子のV字形溝と第1の金属板の一端縁
部との接着構成を示す,図4の5−5線断面図
部との接着構成を示す,図4の5−5線断面図
【図6】第2の端子のV字形溝と第2の金属板の一端縁
部との接着構成を示す,図4の6−6線断面図
部との接着構成を示す,図4の6−6線断面図
41…半導体チップ
411 …ソース接点
412 …ゲート接点
42…リードフレーム
423 …第1の端子
4232…第1のV字形溝
424 …第2の端子
4242…第2のV字形溝
43…金属板
431 …第2の金属板
432 …第1の金属板
434 …切れ目
441 …Agペースト
Claims (5)
- 【請求項1】 リードフレームの第1の端子と半導体チ
ップのソース接点とが互いに電気的に接続し,リードフ
レームの第2の端子と半導体チップのゲート接点とが互
いに電気的に接続している電力用半導体パッケージの製
造方法において,同一の金属板で前記リードフレームの
第1及び第2の端子と前記半導体チップのソース接点及
びゲート接点とが同時に接続するように接着する工程
と,前記接着した金属板を,リードフレームの第1の端
子と半導体チップのソース接点とを接続している第1の
金属板と,リードフレームの第2の端子と半導体チップ
のゲート接点とを接続している第2の金属板との互いに
離間した二部分に切断する工程とを含むことを特徴とす
る,電力用半導体パッケージの製造方法。 - 【請求項2】 前記接着工程においては,導電ペースト
を用いて前記金属板を前記リードフレームの第1及び第
2の端子並びに半導体チップのソース及びゲート接点に
加熱接着することを特徴とする,請求項1に記載の電力
用半導体パッケージの製造方法。 - 【請求項3】 ソース接点及びゲート接点を有する半導
体チップと,第1の端子及びを第2の端子有するリード
フレームと,前記第1の端子と前記ソース接点とを電気
的に接続している第1の金属板と,前記第2の端子と前
記ゲート接点とを電気的に接続している第2の金属板と
からなり,且つ,前記第1の金属板と前記第2の金属板
とは,前記リードフレームの第1及び第2の端子と前記
半導体チップのソース接点及びゲート接点とを同時に接
続するように接着した同一の金属板を切断してその間に
切れ目が形成してなるものであることを特徴とする電力
用半導体パッケージ。 - 【請求項4】 前記第1の端子には,前記第1の金属板
の一端縁部を収容し且つ該端縁部と接着した第1のV字
形溝が設けられたことを特徴とする,請求項3に記載の
電力用半導体パッケージ。 - 【請求項5】 前記第2の端子には,前記第2の金属板
の一端縁部を収容し且つ該端縁部と接着した第2のV字
形溝が設けられたことを特徴とする,請求項3に記載の
電力用半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001248672A JP2003068961A (ja) | 2001-08-20 | 2001-08-20 | 電力用半導体パッケージ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001248672A JP2003068961A (ja) | 2001-08-20 | 2001-08-20 | 電力用半導体パッケージ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003068961A true JP2003068961A (ja) | 2003-03-07 |
Family
ID=19077797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001248672A Pending JP2003068961A (ja) | 2001-08-20 | 2001-08-20 | 電力用半導体パッケージ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003068961A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005129606A (ja) * | 2003-10-22 | 2005-05-19 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2008177588A (ja) * | 2008-02-12 | 2008-07-31 | Renesas Technology Corp | 半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN109545697A (zh) * | 2018-12-26 | 2019-03-29 | 桂林电子科技大学 | 半导体封装方法及半导体封装结构 |
CN111403296A (zh) * | 2020-03-30 | 2020-07-10 | 捷捷微电(上海)科技有限公司 | 一种半导体封装件及其制作方法 |
-
2001
- 2001-08-20 JP JP2001248672A patent/JP2003068961A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005129606A (ja) * | 2003-10-22 | 2005-05-19 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2008177588A (ja) * | 2008-02-12 | 2008-07-31 | Renesas Technology Corp | 半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN109545697A (zh) * | 2018-12-26 | 2019-03-29 | 桂林电子科技大学 | 半导体封装方法及半导体封装结构 |
CN111403296A (zh) * | 2020-03-30 | 2020-07-10 | 捷捷微电(上海)科技有限公司 | 一种半导体封装件及其制作方法 |
CN111403296B (zh) * | 2020-03-30 | 2022-03-25 | 捷捷微电(上海)科技有限公司 | 一种半导体封装件及其制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6465276B2 (en) | Power semiconductor package and method for making the same | |
US9412684B2 (en) | Top exposed semiconductor chip package | |
EP2526565B1 (en) | Semiconductor packaging method | |
US7906375B2 (en) | Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates | |
US8344499B2 (en) | Chip-exposed semiconductor device | |
CN101699623B (zh) | 半导体装置 | |
JP2003086750A (ja) | 電子部品の製造方法 | |
JP3439417B2 (ja) | 半導体パッケージ用接続導体、半導体パッケージ、及び半導体パッケージの組立方法 | |
TW200947651A (en) | Semiconductor device | |
EP1653505A3 (en) | Method for fabricating and connecting a semiconductor power switching device | |
US6433424B1 (en) | Semiconductor device package and lead frame with die overhanging lead frame pad | |
US7851897B1 (en) | IC package structures for high power dissipation and low RDSon | |
US7095096B1 (en) | Microarray lead frame | |
JP2008270527A (ja) | 電力用半導体モジュール | |
US6199743B1 (en) | Apparatuses for forming wire bonds from circuitry on a substrate to a semiconductor chip, and methods of forming semiconductor chip assemblies | |
JP2004207275A (ja) | 回路装置およびその製造方法 | |
JP2003068961A (ja) | 電力用半導体パッケージ及びその製造方法 | |
EP1355349A2 (en) | Integrated circuit assembly with bar bond attachment | |
US11791288B2 (en) | Reinforced semiconductor die and related methods | |
US6441472B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2002353269A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2001111085A (ja) | 太陽電池モジュールの製造方法 | |
JPS6050346B2 (ja) | 半導体装置の製造方法 | |
EP1271648A1 (en) | Power semiconductor package and method for making the same | |
JP2003197845A (ja) | リードフレーム及びこれを用いた半導体装置並びにその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040915 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050309 |