JP2011082535A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の電圧変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴＱ１とローサイドスイッチ用のパワーＭＯＳ・ＦＥＴＱ２とが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴＱ１と、パワーＭＯＳ・ＦＥＴＱ１，Ｑ２を駆動するためのドライバ回路３ａ，３ｂとを同一の半導体チップ５ａに形成し、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴＱ２を別の半導体チップ５ｂに形成し、これら２つの半導体チップ５ａ，５ｂを同一のパッケージ６ａ内に封止した。
【選択図】図８

Description

本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
このようなＤＣ−ＤＣコンバータについては、例えば特開２００２−２１７４１６号公報に記載があり、ハイサイドスイッチを横型のパワーＭＯＳ・ＦＥＴで形成し、ローサイドスイッチを縦型のパワーＭＯＳ・ＦＥＴで形成する技術が開示されている（特許文献１参照）。
また、例えば特開２００１−２５２３９号公報には、制御回路とドライバ回路とパワーＭＯＳ・ＦＥＴとを１チップ化したＤＣ−ＤＣコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている（特許文献２参照）。
特開２００２−２１７４１６号公報 特開２００１−２５２３９号公報
しかし、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路として使用されるＤＣ−ＤＣコンバータには、駆動するＣＰＵ（Central Processing Unit）等の大電流化や受動部品であるチョークコイル、入力・出力容量の小型化の要求に伴い、低電圧出力／大電流出力と高速応答対応／小型化の要求があり、その要求を満たすためには、如何にして大電流／高周波化に対応した電圧変換効率の高いＤＣ−ＤＣコンバータを得るかが重要な課題となっている。
本発明の目的は、半導体装置の電圧変換効率を向上させることのできる技術を提供することにある。
本発明の他の目的は、半導体装置のパッケージの小型化を図ることのできる技術を提供することにある。
本発明の他の目的は、半導体装置の放熱性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、ハイサイドスイッチ用のパワートランジスタとこれを駆動する駆動回路とを同一の半導体チップに設けたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、ハイサイドスイッチ用のパワートランジスタとこれを駆動する駆動回路とを同一の半導体チップに設けたことにより、配線経路中のインダクタンスの中で最も電圧変換効率に影響を及ぼす寄生の配線インダクタンス成分を無視できる程度にまで低減することができるので、半導体装置の電圧変換効率を向上させることができる。
本発明の一実施の形態である半導体装置の一例の回路図である。 図１の半導体装置の駆動回路の一例の回路図である。 図１の半導体装置のタイミングチャートの一例の説明図である。 本発明者が検討した半導体装置に寄生するインダクタンス成分を示した等価回路図である。 本発明者が検討した半導体装置に寄生するインダクタンス成分と損失との関係を示す説明図である。 本発明者が検討した半導体装置の回路動作の説明図である。 図６の回路動作時のデバイス断面の説明図である。 図１の半導体装置の構成の一例の説明図である。 本発明者が検討した半導体装置の構成の説明図である。 本発明者が検討した他の半導体装置の構成の説明図である。 本発明者が検討した他の半導体装置の構成の説明図である。 本発明者が検討したさらに他の半導体装置の構成の説明図である。 図８の半導体装置と図９〜図１２の半導体装置とで各パラメータに対する優位性を比較して示した説明図である。 図１の半導体装置のパッケージ構成の一例の平面図である。 図１４のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態の半導体装置の第１の半導体チップの要部断面図である。 本発明の一実施の形態の半導体装置の第２の半導体チップの要部断面図である。 本発明の一実施の形態の半導体装置の実装状態の一例の平面図である。 図１８の側面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図２０のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図２２のＹ１−Ｙ１線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の断面図である。 図２４の半導体装置にヒートシンクを取り付けた後の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図２６のＹ１−Ｙ１線の断面図である。 本発明のさらに他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図２８のＹ１−Ｙ１線の断面図である。 図２８の半導体装置のパッケージの上面の平面図である。 図３０の変形例の半導体装置のパッケージの上面の平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路に用いられる非絶縁型ＤＣ−ＤＣコンバータである。図１は、その非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。非絶縁型ＤＣ−ＤＣコンバータ1は、制御回路２、ドライバ回路３ａ，３ｂ、パワーＭＯＳ・ＦＥＴ（以下、単にパワーＭＯＳという）Ｑ１（第１電界効果トラジスタ），Ｑ２（第２電界効果トランジスタ）、コイルＬ１、コンデンサＣ１等のような素子を有している。これら素子は、配線基板に実装され、配線基板の配線を通じて電気的に接続されている。なお、図１の符号の４は、上記デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵ（Central Processing Unit）またはＤＳＰ（Digital Signal Processor）等のような負荷回路を示している。符合のＥＴ１，ＥＴ２は端子を示している。
制御回路２は、パワーＭＯＳＱ１，Ｑ２のスイッチオンの幅を制御する回路である。この制御回路２は、パワーＭＯＳＱ１，Ｑ２とは別にパッケージングされている。この制御回路２の出力は、ドライバ回路３ａ（第１の制御回路），３ｂ(第２の制御回路)の入力に電気的に接続されている。ドライバ回路３ａ，３ｂは、それぞれパワーＭＯＳＱ１，Ｑ２のゲート電極を制御する回路である。ドライバ回路３ａ，３ｂは、例えばＣＭＯＳインバータ回路によって形成されている。ドライバ回路３ａの回路図の一例を図２に示す。ドライバ回路３ａは、ｐチャネル型のパワーＭＯＳＱ３とｎチャネル型のパワーＭＯＳＱ４とが直列に相補接続された回路構成を有している。なお、図２の符合のＤはドレイン、Ｓはソースを示している。
ドライバ回路３ａ，３ｂの出力は、それぞれパワーＭＯＳＱ１，Ｑ２のゲート電極に電気的に接続されている。パワーＭＯＳＱ１，Ｑ２は、入力電圧（第１の電源電位）Ｖｉｎが印加される端子ＥＴ１（第１の電源端子）と、基準電位（第２の電源電位）ＧＮＤが供給される端子（第２の電源端子）との間に直列に接続されている。入力電圧Ｖｉｎは、例えば５〜１０Ｖ程度または１２Ｖ程度である。また、基準電位ＧＮＤは、例えば接地電位であり０（零）Ｖ程度である。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（パワーＭＯＳＱ１，Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
パワーＭＯＳＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＯＳＱ１は、横型のパワーＭＯＳにより形成されている。これは、ハイサイドスイッチ用のパワーＭＯＳでは、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなるにつれてスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになることが知られている。そこで、ハイサイドスイッチ用のパワーＭＯＳとして、横型のパワーＭＯＳを使用した場合、縦型のパワーＭＯＳを使用した場合に比べて、単位セル面積あたりのゲート面積を小さくでき、またゲート電極とドレイン領域のドリフト層との接合面積を小さくできる。つまり、ゲート−ドレイン間の容量を低減できるので、スイッチング損失を低減できるからである。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１を横型のパワーＭＯＳで形成することにより、ゲート−ドレイン間の容量を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなっても電圧変換効率を向上させることができる。
一方、パワーＭＯＳＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＯＳＱ２は、縦型のパワーＭＯＳにより形成されている。これは、ローサイドスイッチ用のパワーＭＯＳＱ２では、そのオン時間が、ハイサイドスイッチ用のパワーＭＯＳＱ１のオン時間に比べて長くなるので、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるが、縦型のパワーＭＯＳの場合、横型のパワーＭＯＳに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減できるからである。すなわち、ローサイドスイッチ用のパワーＭＯＳＱ２を縦型のパワーＭＯＳで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができる。
これらパワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとを結ぶ配線には、出力配線が電気的に接続されている。この出力配線には、上記コイルＬ１が電気的に接続されている。また、コイルＬ１の後段において出力配線と基準電位ＧＮＤの供給用の端子との間には上記コンデンサＣ１が電気的に接続されている。コイルＬ１の前段において出力配線と基準電位ＧＮＤの供給用の端子との間に上記パワーＭＯＳＱ２と並列に上記パワーＭＯＳＱ２の寄生ダイオードＤ１より、順方向電圧Ｖｆが低いショットキーバリアダイオード（ＳＢＤ）を接続しても良い。この場合、上記ショットキーバリアダイオードのアノードは基準電位供給用の端子に電気的に接続され、カソードは出力配線に電気的に接続される。これにより、パワーＭＯＳＱ２をオフにした時のデットタイムの電圧降下を小さくし、続くパルス波形の立ち上がりを速くすることができる。
このような回路では、パワーＭＯＳＱ１，Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１がオンの時、電流（第１の電流）Ｉ１が流れ、ハイサイドスイッチ用のパワーＭＯＳＱ１がオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイドスイッチ用のパワーＭＯＳＱ２をオンすることで、電圧降下を少なくすることができる。この非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートの一例を図３に示す。上記のようにローサイドスイッチ用のパワーＭＯＳＱ２のオン時間は、ハイサイドスイッチ用のパワーＭＯＳＱ１のオン時間よりも長い。Ｔｏｎはハイサイドスイッチ用のパワーＭＯＳＱ１のオン時のパルス幅、Ｔはパルス周期を示している。上記電流Ｉ１は、例えば２０Ａ程度の大きな電流である。
ところで、近年は、負荷回路４の駆動電流の増大に伴い、非絶縁型ＤＣ−ＤＣコンバータ１の駆動電流も増大している。また、非絶縁型ＤＣ−ＤＣコンバータ１の小型化要求に伴い、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数も高くなってきている。非絶縁型ＤＣ−ＤＣコンバータ１の小型化が要求されている理由は、半導体装置の全体的な小型化要求の他、非絶縁型ＤＣ−ＤＣコンバータ１を小型化することは非絶縁型ＤＣ−ＤＣコンバータ１と負荷回路４との距離を短縮でき、負荷回路４にすぐに大電流を供給する上で好ましいからである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数を高くする理由は、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数を高くすると、コイルＬ１やコンデンサＣ１の単位素子を減らすことができ、コイルＬ１やコンデンサＣ１を小型化できるからである。
ところが、上記のような大電流化や高周波化が進むと、図４に示す、非絶縁型ＤＣ−ＤＣコンバータ５０において、ハイサイドスイッチ用のパワーＭＯＳＱ１のソース側に寄生するインダクタンスＬｓＨの影響により、非絶縁型ＤＣ−ＤＣコンバータ５０の電圧変換効率が低下するという問題があることを本発明者は見出した。図４は非絶縁型ＤＣ−ＤＣコンバータ５０に寄生するインダクタンス成分を示した等価回路である。符号のＬｄＨ，ＬｇＨ，ＬｓＨ，ＬｄＬ,ＬｇＬ,ＬｓＬは、パワーＭＯＳＱ１，Ｑ２のパッケージおよびプリント配線基板の配線等に寄生するインダクタンスを示している。また、符号のＶｇＨはパワーＭＯＳＱ１をオンにするためのゲート電圧、符号のＶｇＬはパワーＭＯＳＱ２をオンにするためのゲート電圧を示している。
また、上記インダクタンスＬｓＨと損失との成分分析結果を図５に示す。梨地のハッチング領域はハイサイドスイッチ用のパワーＭＯＳのターンオン損失、斜め線のハッチング領域はハイサイドスイッチ用のパワーＭＯＳのターンオフ損失および白抜き領域はローサイドスイッチ用のパワーＭＯＳの損失をそれぞれ示している。寄生のインダクタンスＬｓＨが増加すると、ハイサイドスイッチ用のパワーＭＯＳＱ１のターンオン損失およびターンオフ損失（特にターンオン損失）が著しく大きくなり、非絶縁型ＤＣ−ＤＣコンバータ５０の電圧変換効率が低下する。ターンオン損失およびターンオフ損失は、周波数および出力電流に比例するので、上記のように非絶縁型ＤＣ−ＤＣコンバータ５０の大電流化および高周波化が進むにつれ、損失成分が大きくなる。
次に、寄生のインダクタンスＬｓＨが増加すると、ターンオンおよびターンオフが遅くなり、ターンオン損失およびターンオフ損失が増加する原因について説明する。図６は、非絶縁型ＤＣ−ＤＣコンバータ５０の回路動作の説明図、図７は図６の回路動作時のデバイス断面の説明図である。
ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電圧がしきい値電圧を超え、パワーＭＯＳＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって電流（第１の電流）Ｉ１が流れ始めると、寄生のインダクタンスＬｓＨにより、ＬｓＨ×ｄｉ/ｄｔの逆起電力が発生し、図６および図７の点Ａに比べ、ハイサイドスイッチ用のパワーＭＯＳＱ１のソース電位が高くなる。パワーＭＯＳＱ１のゲート電圧は、電源（実際は制御回路２）により、点Ａを基準に与えられるので、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電極Ｇ１−ソース領域ＳＲ１に印加される電圧は、ゲート電圧ＶｇＨよりも低くなる。このため、ハイサイドスイッチ用のパワーＭＯＳＱ１のチャネル抵抗Ｒ１が充分に下がらないので、電流Ｉ１の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化および高周波化によりターンオン損失およびターンオフ損失が増加するのは、大電力化および高周波化により逆起電力（ＬｓＨ×ｄｉ/ｄｔ）が増加するからである。
一方、ローサイドスイッチ用のパワーＭＯＳＱ２では、上記のようなスイッチング損失が生じないような構成になっている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１をオフすると、ローサイドスイッチ用のパワーＭＯＳＱ２に並列に接続されている寄生ダイオードＤ1を通じて基準電位ＧＮＤからパワーＭＯＳＱ２のドレイン領域ＤＲ２に向かって電流（第２の電流）Ｉ２１が流れる。この状態で、ローサイドスイッチ用のパワーＭＯＳＱ２のゲート電極Ｇ２にゲート電圧ＶｇＨを印加しオンすると、パワーＭＯＳＱ２のソース領域ＳＲ２からパワーＭＯＳＱ２のチャネル領域を通じてドレイン領域ＤＲ２に向かって電流（第３の電流）Ｉ２２が流れるが、その前に既に上記電流Ｉ２１が流れており、電流Ｉ２２が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスＬｓＬによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。
本実施の形態１では、上記のようなハイサイドスイッチ用のパワーＭＯＳＱ１のソース側に寄生するインダクタンスＬｓＨの影響により非絶縁型ＤＣ−ＤＣコンバータの電圧変換効率が低下する問題を回避することを主目的として、図８に示すように、ドライバ回路３ａ，３ｂとハイサイドスイッチ用のパワーＭＯＳＱ１とを同一の半導体チップ（第１の半導体チップ）５ａに形成した。これにより、ボンディングワイヤで接続していた部分を半導体チップ５ａ内のメタル配線で接続することができるので、配線インダクタンスの中でもっとも電圧変換効率に影響を及ぼす上記寄生のインダクタンスＬｓＨを無視できる程度にまで低減できる。このため、ハイサイドスイッチ用のパワーＭＯＳＱ１のスイッチング損失（ターンオン損失およびターンオフ損出）を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。ここで、寄生のインダクタンスＬｓＨを低減する観点からは、ハイサイドスイッチ用のドライバ回路３ａとパワーＭＯＳＱ１とを同一の半導体チップ５ａに形成すれば良い。しかし、ドライバ回路３ａ，３ｂは互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点からは、ドライバ回路３ａ，３ｂを同一の半導体チップ５ａに形成した方が好ましい。
また、ローサイドスイッチ用のパワーＭＯＳＱ２を上記半導体チップ５ａとは別体の半導体チップ（第２の半導体チップ）５ｂに形成し、それら半導体チップ５ａ，５ｂを同一のパッケージ６ａ内に樹脂封止した。これにより、配線インダクタンスを低減できる。また、非絶縁型ＤＣ−ＤＣコンバータ１を小さくすることができる。ここで、配線インダクタンスの低減のみに着目すれば、ローサイドスイッチ用のパワーＭＯＳＱ２も上記半導体チップ５ａに形成した方が好ましい。しかし、上記のように、ハイサイドスイッチ用のパワーＭＯＳＱ１は横型のパワーＭＯＳで形成され、ローサイドスイッチ用のパワーＭＯＳＱ２は縦型のパワーＭＯＳで形成されているので、これらタイプの異なるＭＯＳを同一の半導体チップに形成するのは極めて難しいし、形成できたとしても製造プロセスが複雑になり製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用のパワーＭＯＳＱ２は、上記のようにハイサイドスイッチ用のパワーＭＯＳＱ１に比べてオン時間が長いため発熱し易い。したがって、ローサイドスイッチ用のパワーＭＯＳＱ２を、ハイサイドスイッチ用のパワーＭＯＳＱ１と同一の半導体チップ５ａに形成してしまうと、ローサイドスイッチ用のパワーＭＯＳＱ２の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用のパワーＭＯＳＱ１に悪影響を及ぼすことも懸念される。このような観点からも本実施の形態１では、ローサイドスイッチ用のパワーＭＯＳＱ２を、ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａとは別体の半導体チップ５ｂに形成するようにしている。これにより、ハイサイドスイッチ用のパワーＭＯＳＱ１とローサイドスイッチ用のパワーＭＯＳＱ２とを同一の半導体チップに形成する場合に比べて、非絶縁型ＤＣ−ＤＣコンバータ１の製造プロセスを容易にすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の製造時間を短縮でき、また、コストを低減できる。また、ハイサイドスイッチ用のパワーＭＯＳＱ１がローサイドスイッチ用のパワーＭＯＳＱ２の動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
次に、本発明者が検討した非絶縁型ＤＣ−ＤＣコンバータの構成および特徴について図９〜図１２により説明する。
図９の非絶縁型ＤＣ−ＤＣコンバータ５０Ａでは、ドライバ回路３ａ，３ｂ、ハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２がそれぞれ別々の半導体チップ５ｃ〜５ｅに形成され、それぞれ別々のパッケージ６ｃ〜６ｅに封止されている。この構成の場合、配線のインダクタンスにより電圧変換効率が低下する。また、全体の小型化ができない。
図１０の非絶縁型ＤＣ−ＤＣコンバータ５０Ｂでは、ドライバ回路３ａ，３ｂ、ハイサイドスイッチ用のパワーＭＯＳＱ１（横型）、ローサイドスイッチ用のパワーＭＯＳＱ５０（横型）が同一の半導体チップ５ｆに形成され、同一のパッケージ６ｆに封止されている。この構成の場合、１チップ化しているため配線のインダクタンスによる電圧変換効率の低下は少ない。また、全体の小型化にも適している。しかし、上記のように同一の半導体チップ５ｆにタイプの異なるパワーＭＯＳを形成するのは困難なので、１チップ化するには、ローサイドスイッチ用のパワーＭＯＳＱ５０をハイサイドスイッチ用のパワーＭＯＳＱ１と同様の横型のパワーＭＯＳで形成しなければならない。このため、パワーＭＯＳＱ５０のオン抵抗が大きくなり、大電流出力要求に対して、高い電圧変換効率を達成することができない。また、ローサイドスイッチ用のパワーＭＯＳＱ５０で発生した熱が半導体基板を通じてハイサイドスイッチ用のパワーＭＯＳＱ１に悪影響を及ぶすことも懸念される。
図１１の非絶縁型ＤＣ−ＤＣコンバータ５０Ｃでは、ドライバ回路３ａ，３およびハイサイドスイッチ用のパワーＭＯＳＱ１（横型）が同一の半導体チップ５ｇに形成されパッケージ６ｇに封止され、ローサイドスイッチ用のパワーＭＯＳＱ２（縦型）が半導体チップ５ｈに形成されパッケージ６ｈに封止されている。この構成の場合、ハイサイドスイッチ用のパワーＭＯＳＱ１側の配線のインダクタンスは低減できるが、ローサイドスイッチ用のパワーＭＯＳＱ２側の配線のインダクタンスおよび抵抗が増大し電圧変換効率が低下する。また、別々のパッケージ６ｇ，６ｈで封止されているので全体的な小型化に適していない。
図１２の非絶縁型ＤＣ−ＤＣコンバータ５０Ｄでは、ドライバ回路３ａ，３ｂ、ハイサイドスイッチ用のパワーＭＯＳＱ１（横型）およびローサイドスイッチ用のパワーＭＯＳＱ２（縦型）がそれぞれ別々の半導体チップ５ｉ，５ｊ，５ｋに形成され、それら３つの半導体チップ５ｉ〜５ｋが同一のパッケージ６ｉに封止されている。この構成の場合、全体の小型化において優れているが、非絶縁型ＤＣ−ＤＣコンバータ５０Ｄの高周波化により問題となるハイサイドスイッチ用のパワーＭＯＳＱ１側の配線の上記インダクタンスＬｓＨが、上記図１０および図１１の構成の場合よりも大きいため、電圧変換効率が低下する問題がある。
図１３は、図８の本実施の形態１の非絶縁型ＤＣ−ＤＣコンバータ１と、上記図９〜図１２の非絶縁型ＤＣ−ＤＣコンバータ５０Ａ〜５０Ｄとで各パラメータに対する優位性を比較して示した説明図である。本実施の形態１の非絶縁型ＤＣ−ＤＣコンバータ１は配線インダクタンス低減と小型化の上で特に他よりも優れており、総合的にも優れている。
次に、図８に示した本実施の形態１の非絶縁型ＤＣ−ＤＣコンバータ１の具体的な構成例を図１４〜図１７により説明する。
図１４は非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図１５は図１４のＹ１−Ｙ１線の断面図、図１６は図１４の半導体チップ５ａの要部断面図、図１７は図１４の半導体チップ５ｂの要部断面図である。なお、図１４では、図面を見易くするため、半導体チップ５ａ，５ｂ、ダイパッド７ａ１，７ａ２およびリード７ｂ上の封止部材８を取り除いて示すとともに、ダイパッド７ａ１，７ａ２およびリード７ｂにハッチングを付した。
本実施の形態１の上記パッケージ６ａは、例えばＱＦＮ（Quad Flat Non-leaded package）構成とされている。ただし、ＱＦＮに限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Out-line Package）等のようなフラットパッケージ構成としても良い。パッケージ６ａは、２つのダイパッド（チップ搭載部材）７ａ１，７ａ２と、複数のリード７ｂと、ボンディングワイヤ（以下、単にワイヤという）ＷＲと、封止部材８とを有している。ダイパッド７ａ１，７ａ２およびリード７ｂは、例えば４２アロイ等のような金属からなる。ワイヤＷＲは、例えば金（Ａｕ）等からなる。封止部材８は、例えばエポキシ系樹脂からなる。
ダイパッド７ａ１上には、半導体チップ５ａがその主面を上に向けた状態で搭載されている。半導体チップ５ａの主面には、上記のようにドライバ回路３ａ，３ｂおよびハイサイドスイッチ用の横型のパワーＭＯＳＱ１が形成されている。また、半導体チップ５ａの主面には、各種回路の電極を引き出す外部端子として複数のボンディングパッド（以下、単にパッドという）ＢＰが配置されている。一方、半導体チップ５ｂには、上記のようにローサイドスイッチ用の縦型のパワーＭＯＳＱ２が形成されている。また、半導体チップ５ｂの主面にも複数のパッドＢＰが配置されている。パッドＢＰは、例えばアルミニウム等のようなメタルからなる。
半導体チップ５ａ，５ｂのパッドＢＰは、上記ワイヤＷＲを通じて各部と電気的に接続されている。例えばパッドＢＰのうち、半導体チップ５ａのパワーＭＯＳＱ１のドレイン用のパッドＢＰ１は、複数のワイヤＷＲを通じて、リード７ｂのうち、端子ＥＴ１に接続されるリード７ｂ１と電気的に接続されている。また、半導体チップ５ａのパワーＭＯＳＱ１のソース用のパッドＢＰ２は、複数のワイヤＷＲを通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ａのドライバ回路３ｂの出力用のパッドＢＰ３は、ワイヤＷＲを通じて、半導体チップ５ｂのパワーＭＯＳＱ２のゲート用のパッドＢＰ４と電気的に接続されている。また、半導体チップ５ａのドライバ回路３ｂの基準電位供給用のパッドＢＰ５は、ワイヤＷＲを通じて、半導体チップ５ｂのパワーＭＯＳＱ２のソース用のパッドＢＰ６と電気的に接続されている。また、半導体チップ５ｂのソース用のパッドＢＰ６は、複数のワイヤを通じてリード７ｂ２（７ｂ）と電気的に接続されている。リード７ｂ２には、端子ＥＴ３を通じて基準電位ＧＮＤが供給される。また、半導体チップ５ｂの裏面は、パワーＭＯＳＱ２のドレイン電極とされており、ダイパッド７ａ２と電気的に接続されている。ダイパッド７ａ２は、それと一体的に形成されたリード７ｂ３と電気的に接続されている。リード７ｂ３は、端子ＥＴ４と電気的に接続される。端子ＥＴ４には、上記コイルＬ１が電気的に接続される。
半導体チップ５ａ，５ｂおよびワイヤＷＲは封止部材８により封止されているが、ダイパッド７ａ１，７ａ２の裏面（チップ搭載面の反対側の面）は外部に露出されている。半導体チップ５ａ，５ｂの動作時に発生した熱は、半導体チップ５ａ，５ｂの裏面からダイパッド７ａ１，７ａ２を通じてその裏面側から外部に放熱されるようになっている。これにより、非絶縁型ＤＣ−ＤＣコンバータ１の放熱性を向上させることができる。なお、この構造ではダイパッド７ａ１，７ａ２の裏面（半導体チップ５ａ，５ｂが搭載された面の反対側の面）も、リード７ｂの裏面（ワイヤＷＲが接続された面の反対側の面であって、配線基板の端子と接合される接合面）も、パッケージ６ａの搭載面（パッケージ６ａを配線基板に搭載するときに配線基板に対向する面）に存在する。
次に、図１６は、上記半導体チップ５ａの要部断面図を示している。図１６の右側はパワーＭＯＳＱ１の単位形成領域ＱＲ１、左側はドライバ回路３ａの単位形成領域ＤＣＲをそれぞれ示している。なお、図１６には単位領域のパワーＭＯＳＱ１が示されているが、実際には図１６のパワーＭＯＳＱ１が複数存在して１つのパワーＭＯＳＱ１が形成されている。また、ドライバ回路３ｂのデバイス構成はドライバ回路３ａとほぼ同じなので、ドライバ回路３ａを説明することでドライバ回路３ｂの説明は省略する。
半導体チップ５ａの半導体基板１０ａは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面には、ｐウエルＰＷＬおよびｎウエルＮＷＬが形成されている。単位形成領域ＱＲ１のｎウエルＮＷＬには、ｎチャネル型の横型のパワーＭＯＳＱ１が形成されている。パワーＭＯＳＱ１は、ｎ＋型のソース領域ＳＲ１と、ｎ＋型のドレイン領域ＤＲ１と、ｐ型のチャネル形成領域ＣＨ１と、ゲート絶縁膜１１ａと、ゲート電極Ｇ１とを有している。チャネル形成領域ＣＨ１には、その表面側に形成されたｐ＋型の半導体領域１２ａを通じて所望の電位が供給されるようになっている。パワーＭＯＳＱ１の動作時の上記電流Ｉ１は、ドレイン領域ＤＲ１からチャネル形成領域ＣＨ１を介してソース領域ＳＲ１に向かって、半導体基板１０ａの主面に沿うように流れる。このような横型のパワーＭＯＳＱ１は、縦型のＭＯＳの場合よりも、単位セル面積あたりのチャネル幅が小さくなり、オン抵抗が大きくなる反面、単位セル面積あたりのゲート面積を小さく、またゲート電極とドレインのドリフト層との接合面積を小さくできるため、ゲート−ドレイン間の寄生容量を小さくすることができる。
単位形成領域ＤＲ１には、例えばＣＭＯＳ（Complementary MOS）インバータ回路により形成されたドライバ回路３ａ（３ｂ）が形成されている。ドライバ回路３ａ（３ｂ）は、形成領域ＤＲ１のｎウエルＮＷＬに形成されたｐチャネル型の横型のパワーＭＯＳＱ３と、ｐウエルＰＷＬに形成されたｎチャネル型の横型のパワーＭＯＳＱ４とにより形成されている。パワーＭＯＳＱ３は、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ゲート絶縁膜１１ａと、ゲート電極Ｇ３とを有している。ソース領域ＳＲ３およびドレイン領域ＤＲ３は、ｐ−型の半導体領域１３ａと、ｐ＋型の半導体領域１３ｂとを有している。パワーＭＯＳＱ４は、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ゲート絶縁膜１１ａと、ゲート電極Ｇ４とを有している。ソース領域ＳＲ４およびドレイン領域ＤＲ４は、ｎ−型の半導体領域１４ａと、ｎ＋型の半導体領域１４ｂとを有している。
次に、図１７は、上記半導体チップ５ｂのパワーＭＯＳＱ２の単位領域の断面図を示している。なお、図１７には単位領域のパワーＭＯＳＱ２が示されているが、実際には図１７のパワーＭＯＳＱ２が複数存在して１つのパワーＭＯＳＱ２が形成されている。
半導体チップ５ｂの半導体基板１０ｂは、例えばｎ＋＋型のシリコン（Ｓｉ）単結晶からなり、その裏面には、パワーＭＯＳＱ２の上記ドレイン電極（外部端子）１７が形成されている。ドレイン電極１７は、例えば金（Ａu）等の金属が蒸着されて形成されており、上記のようにダイパッド７ａ２と接続される。一方、半導体基板１０ｂの主面には、例えばｎ型のシリコン単結晶からなるエピタキシャル層１０ｂｅｐが形成されている。このエピタキシャル層１０ｂｅｐには、ｎ型の半導体領域１８ｎ１と、その上のｐ型の半導体領域１８ｐと、その上のｎ＋型の半導体領域１８ｎ２とが形成されている。そして、このような半導体基板１０ｂおよびエピタキシャル層１０ｂｅｐには、例えばトレンチゲート構造のｎチャネル型の縦型のパワーＭＯＳＱ２が形成されている。
パワーＭＯＳＱ２は、ソース領域ＳＲ２としての機能を持つ上記ｎ＋型の半導体領域１８ｎ２と、ドレイン領域ＤＲ２としての機能を持つ上記ｎ型の半導体領域１８ｎ１と、チャネル形成領域ＣＨ２としての機能を持つ上記ｐ型の半導体領域１８ｐと、エピタキシャル層１０ｂｅｐの厚さ方向に掘られた溝１９の内壁面に形成されたゲート絶縁膜１１ｂと、溝１９内にゲート絶縁膜１１ｂを介して埋め込まれたゲート電極Ｇ２とを有している。ゲート電極Ｇ２は、上記ゲート用のパッドＢＰ４と電気的に接続されている。このようなトレンチゲート構造とすることにより、パワーＭＯＳＱ２の単位領域の微細化および高集積化が可能となっている。ゲート電極Ｇ２上にはキャップ絶縁膜２０が形成されており、ソース用のパッドＢＰ６とゲート電極Ｇ２との絶縁が図られている。パッドＢＰ６は、ソース用のｎ＋型の半導体領域１８ｎ２の他、チャネル形成用のｐ型の半導体領域１８ｐとも電気的に接続されている。パワーＭＯＳＱ２の動作時の上記電流Ｉ２は、溝１９の深さ方向に沿って流れる（ドリフト層の厚さ方向に流れる）。このような縦型のパワーＭＯＳＱ２は、横型のパワーＭＯＳＱ１より、単位セル面積あたりのゲート面積が大きく、またゲート電極とドレインのドリフト層との接合面積が大きいため、ゲート―ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。
次に、図１８は上記パッケージ６ａの実装状態の一例の平面図、図１９は図１８の側面図をそれぞれ示している。
配線基板２３は、例えばプリント配線基板からなり、その主面には、パッケージ６ａ，２４，２５およびチップ部品２６，２７が搭載されている。パッケージ２４には、上記制御回路２が形成され、パッケージ２５には、上記負荷回路４が形成されている。チップ部品２６には、上記コイルＬ１が形成され、チップ部品２７には、上記コンデンサＣ１が形成されている。パッケージ２４のリード２４ａは、配線基板２３の配線２８ａを通じてパッケージ６ａのリード７ｂと電気的に接続されている。パッケージ６ａのリード７ｂ１は、配線基板２３の配線２８ｂと電気的に接続されている。パッケージ６ａの出力のリード７ｂ３は、配線基板２３の配線（出力配線）２８ｃを通じてチップ部品２６のコイルＬ１の一端に電気的に接続されている。コイルＬ１の他端は、配線基板２３の配線（出力配線）２８ｄを通じて負荷回路４と電気的に接続されている。パッケージ６ａの基準電位ＧＮＤ用のリード７ｂ２は、配線基板２３の配線２８ｅを通じて複数のチップ部品２７のコンデンサＣ１の一端と電気的に接続されている。コンデンサＣ１の他端は、配線基板２３の配線２８ｄを通じて負荷回路４と電気的に接続されている。
（実施の形態２）
図２０は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図２１は図２０のＹ１−Ｙ１線の断面図である。なお、図２０でも、図面を見易くするため、一部の封止部材８を取り除いて示すとともに、ダイパッド７ａ１，７ａ２およびリード７ｂにハッチングを付した。
本実施の形態２では、パッドＢＰと各部とを接続する配線の一部が上記ワイヤＷＲに代えて金属板配線３０とされている。すなわち、半導体チップ５ａのパワーＭＯＳＱ１のドレイン用のパッドＢＰ１は、１つの金属板配線３０を通じて、リード７ｂ１と電気的に接続されている。また、半導体チップ５ａのパワーＭＯＳＱ１のソース用のパッドＢＰ２は、１つの金属板配線３０を通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ｂのソース用のパッドＢＰ６は、１つの金属板配線３０を通じて、リード７ｂ２（７ｂ）と電気的に接続されている。この金属板配線３０は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなり、バンプ電極３１を介してパッドＢＰやリード７ｂと電気的に接続されている。バンプ電極３１は、例えば半田または金（Ａｕ）等のような金属からなる。バンプ電極３１に代えて導電性樹脂を用いても良い。金属板配線３０もその全体が封止部材８により覆われている。
このように本実施の形態２によれば、ワイヤＷＲに代えて金属板配線３０を用いたことにより、配線経路に寄生するインダクタンスをさらに低減できるので、スイッチング損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
（実施の形態３）
図２２は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図２３は図２２のＹ１−Ｙ１線の断面図である。なお、図２２でも、図面を見易くするため、一部の封止部材８を取り除いて示すとともに、ダイパッド７ａ１，７ａ２およびリード７ｂにハッチングを付した。
本実施の形態３では、パッドＢＰと各部とを接続する配線の一部が上記ワイヤＷＲに代えてリボン配線３３とされている。リボン配線３３の接続関係は、前記実施の形態２の金属板配線３０と同じなので説明を省略する。リボン配線３３は、前記金属板配線３０と同様に、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなるが、金属板配線３０よりも薄く可撓性を有している。リボン配線３３の全体も封止部材８により覆われている。リボン配線３３は、例えば超音波を用いて圧着し、実装される。しかし、実装方法としてはこれに限定されるものではなく、例えば銅（Ｃｕ）や半田、導通性樹脂を介在して実装してもよい。
このように本実施の形態３によれば、ワイヤＷＲに代えてリボン配線３３を用いたことにより、配線経路に寄生するインダクタンスを低減できるので、スイッチング損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
また、リボン配線３３を用いたことにより、前記実施の形態２の場合よりも接合の自由度を向上させることができる。半導体チップ５ａ，５ｂをダイパッド７ａ１，７ａ２に搭載した際に、半導体チップ５ａ，５ｂの搭載位置が搭載工程毎に若干異なる場合があるが、その場合、パッドＢＰとリード７ｂとの間の距離が異なってしまう場合がある。前記実施の形態２のような金属板配線３０の場合、そのような変動に対応できない場合があるが、リボン配線３３の場合、金属板配線３０よりも柔らかいのでリボン配線３３の曲げ率を変えることで上記距離の変動に柔軟に対応できる。したがって、接合上の信頼性および歩留まりを向上させることができる。
（実施の形態４）
ＤＣ−ＤＣコンバータの大電流化および高周波化に起因する他の問題として動作時の熱の問題がある。特に、前記実施の形態１〜３での説明では、２つの半導体チップ５ａ，５ｂを１つのパッケージ６ａに収容する構成なので、高い放熱性が必要となる。本実施の形態４では、その放熱性を考慮した構成について説明する。
図２４は、本実施の形態４のパッケージ６ａの断面図を示している。ここでは、リード７ｂが前記実施の形態１〜３のリード７ｂの場合に対して逆成型されている。この構造ではダイパッド７ａ１，７ａ２の裏面（半導体チップ５ａ，５ｂが搭載された面の反対側の面）がパッケージ６ａの上面に露出され、リード７ｂの裏面（配線基板の端子と接合される接合面）側がパッケージ６ａの搭載面に露出されている。
図２５は、図２４のパッケージ６ａを配線基板２３に搭載した状態の一例の断面図を示している。パッケージ６ａの裏面（搭載面）のリード７ｂは、例えば半田等のような接着材３５を介して配線基板２３の端子と接合されている。パッケージ６ａの上面、すなわち、ダイパッド７ａ１，７ａ２の裏面には、例えばシリコーンゴム等のような高い熱伝導性を有する絶縁シート３６を介して放熱フィン（ヒートシンク）３７が接合されている。この構成では、半導体チップ５ａ，５ｂで発生した熱は、半導体チップ５ａ，５ｂの裏面からダイパッド７ａ１，７ａ２を通じて放熱フィン３６に伝わり放熱されるようになっている。これにより、１つのパッケージ６ａ内に２つの半導体チップ５ａ，５ｂを有するような構成において、非絶縁型ＤＣ−ＤＣコンバータ１が大電流化および高周波化されても、高い放熱性を得ることができる。ここでは、風冷式のヒートシンクを例示したが、例えば放熱体に冷却流水を流すことができるような流路を持つ液冷式のヒートシンクを用いても良い。
（実施の形態５）
本実施の形態５では、前記放熱構成の変形例について説明する。
図２６は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図２７は図２６のＹ１−Ｙ１線の断面図をそれぞれ示している。なお、図２６でも、図面を見易くするため、一部の封止部材８を取り除いて示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび金属体４０にハッチングを付した。
本実施の形態５では、半導体チップ５ａ，５ｂの主面に、金属体４０が接合され、その金属体４０の一部が封止部材８から露出されている。金属体４０は、例えば銅またはアルミニウム等のような熱伝導性の高い金属からなり、半田または導電性樹脂等からなる接着剤４１を介して半導体チップ５ａのダミーのパッドＢＰ７および半導体チップ５ｂのソース用のパッドＢＰ６と接合されている。金属体４０は、特に半導体チップ５ａ，５ｂの熱発生源であるパワーＭＯＳＱ１，Ｑ２の形成領域を覆うように配置されている。この構造では、半導体チップ５ａ，５ｂで発生した熱が、半導体チップ５ａ，５ｂの裏面からダイパッド７ａ１，７ａ２を通じて配線基板側に放散される他、半導体チップ５ａ，５ｂの主面からも金属体４０を通じて外部に放散される構成となっている。これにより、高い放熱性を得ることができる。パッケージ６ａの上面に前記実施の形態４のように放熱フィン３７を載せ金属体４０の露出面に接合することにより、放熱性をさらに向上させることもできる。なお、ダミーのパッドＢＰ７は、パワーＭＯＳＱ１の形成領域を覆うように配置されている。また、ダミーのパッドＢＰ７は、放熱性を向上させるために半導体チップ５ａ内の回路とは電気的に接続されていることが好ましいが、ショート不良の防止のために電気的に接続されていなくても良い。電気的に接続しない場合は、例えば絶縁ボードを介して実装する。
（実施の形態６）
本実施の形態６では、前記放熱構成の変形例について説明する。
図２８は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図２９は図２８のＹ１−Ｙ１線の断面図、図３０は図２８のパッケージ６ａの上面の平面図、図３１は図３０の変形例を示すパッケージ６ａの上面の平面図をそれぞれ示している。なお、図２８でも、図面を見易くするため、一部の封止部材８を取り除いて示すとともに、ダイパッド７ａ１，７ａ２およびリード７ｂにハッチングを付した。
本実施の形態６では、前記実施の形態２と同様にパッドＢＰと各部とを接続する配線の一部が上記ワイヤＷＲに代えて金属板配線３０とされているとともに、その金属板配線３０の一部が封止部材８から露出されている。金属板配線３０は、特に半導体チップ５ａ，５ｂの熱発生源であるパワーＭＯＳＱ１，Ｑ２の形成領域を覆うように配置されている。図２８〜図３０では、半導体チップ５ａ，５ｂの両側の金属板配線３０がパッケージ３０の上面から露出されているが、図３１に示すように、発熱量が相対的に高いローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂ側の金属板配線３０のみを露出させるような構成としても良い。また、本実施の形態６においても、パッケージ６ａの上面に前記実施の形態４のように放熱フィン３７を載せ金属板配線３０の露出面に接合することにより、放熱性をさらに向上させることもできる。
本実施の形態６によれば、前記実施の形態２，５で得られた効果の他に、金属板配線３０に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要が無いので、前記実施の形態５の場合よりもパッケージ６ａの組立工程を低減でき、パッケージ６ａの組立時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばＢＧＡ（Ball Grid Array）パッケージ構造を採用しても良い。
また例えば前記実施の形態では、電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、パワーＭＯＳ・ＦＥＴを例示したが、これに限定されるものではなく、例えば酸化膜の代わりに絶縁膜を介在したパワーＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を採用しても良い。
また例えば前記実施の形態では、ゲート電極に金属を使用しているパワーＭＯＳ・ＦＥＴを例示したが、これに限定されるものではなく、例えば金属の代わりに多結晶シリコン（poly-Si）を使用した構造を採用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
本発明は、半導体装置の製造業に適用できる。
１ 非絶縁型ＤＣ−ＤＣコンバータ
２ 制御回路
３ａ ドライバ回路
３ｂ ドライバ回路
４ 負荷回路
５ａ 半導体チップ（第１の半導体チップ）
５ｂ 半導体チップ（第２の半導体チップ）
５ｃ〜５ｋ 半導体チップ
６ａ パッケージ
６ｃ〜６ｉ パッケージ
７ａ１，７ａ２ ダイパッド
７ｂ１〜７ｂ３ リード
１０ａ，１０ｂ 半導体基板
１０ｂｅｐ エピタキシャル層
１１ａ ゲート絶縁膜
１２ａ ｐ＋型の半導体領域
１３ａ ｐ−型の半導体領域
１３ｂ ｐ＋型の半導体領域
１４ａ ｎ−型の半導体領域
１４ｂ ｎ＋型の半導体領域
１７ ドレイン電極
１８ｎ１ ｎ型の半導体領域
１８ｎ２ ｎ＋型の半導体領域
１８ｐ ｐ型の半導体領域
１９ 溝
２０ キャップ絶縁膜
２３ 配線基板
２４，２５ パッケージ
２６，２７ チップ部品
２８ａ，２８ｂ 配線
２８ｃ，２８ｄ 配線（出力配線）
２８ｅ 配線
３０ 金属板配線
３１ バンプ電極
３３ リボン配線
３５ 接着材
３６ 絶縁シート
３７ 放熱フィン
４０ 金属体
４１ 接着材
５０，５０Ａ〜５０Ｄ 非絶縁型ＤＣ−ＤＣコンバータ
Ｑ１ パワーＭＯＳ・ＦＥＴ（第１電界効果トランジスタ）
Ｑ２ パワーＭＯＳ・ＦＥＴ（第２電界効果トランジスタ）
Ｑ３，Ｑ４ パワーＭＯＳ・ＦＥＴ
Ｑ５０ パワーＭＯＳ・ＦＥＴ
Ｌ１ コイル
Ｃ１ コンデンサ
ＥＴ１〜ＥＴ４ 端子
Ｇ１〜Ｇ４ ゲート電極
ＳＲ１〜ＳＲ４ ソース領域
ＤＲ１〜ＤＲ４ ドレイン領域
Ｖｉｎ 入力電圧
ＶｇＨ，ＶｇＬ ゲート電圧
ＢＰ，ＢＰ１〜ＢＰ７ ボンディングパッド
ＷＲ ボンディングワイヤ
ＮＷＬ ｎウエル
ＰＷＬ ｐウエル
ＣＨ１ チャネル形成領域

Claims (5)

  1. 樹脂封止体と、
    前記樹脂封止体の外部に露出し、かつ、第１電源電位を供給する第１電源端子と、
    前記樹脂封止体の外部に露出し、かつ、前記第１電源電位より低い第２電源電位を供給する第２電源端子と、
    前記樹脂封止体の外部に露出し、かつ、制御信号を供給する制御端子と、
    前記樹脂封止体の外部に露出する出力端子と、
    前記第１電源端子と前記出力端子との間にソース・ドレイン経路が直列接続された第１電界効果トランジスタと、
    前記出力端子と前記第２電源端子との間にソース・ドレイン経路が直列接続された第２電界効果トランジスタと、
    前記制御端子に接続され、かつ、前記制御信号によって前記第１電界効果トランジスタのゲート電極を制御する第１制御回路と、
    前記制御端子に接続され、かつ、前記制御信号によって前記第２電界効果トランジスタのゲート電極を制御する第２制御回路と、を有し、
    前記第１電界効果トランジスタ及び前記第１制御回路が形成された第１半導体チップと、
    前記第２電界効果トランジスタが形成された前記第１半導体チップと異なる第２半導体チップと、
    前記第１半導体チップが搭載された第１チップ搭載部材と、
    前記第２半導体チップが搭載された第２チップ搭載部材と、
    前記第１電界効果トランジスタのソース電極と前記第２チップ搭載部材と接続する第１メタルプレートと、
    前記第２電界効果トランジスタのソース電極と前記第２電源端子とを接続する第２メタルプレートと、
    をさらに有し、
    前記第１及び第２半導体チップは、前記樹脂封止体内に封止され、
    前記第１チップ搭載部材および前記第２チップ搭載部材の一部は、前記樹脂封止体の外部に露出されていることを特徴とする半導体装置。
  2. 請求項２記載の半導体装置において、前記第１半導体チップに、前記第２電界効果トランジスタのゲート電極を制御する前記第２制御回路を設けたことを特徴とする半導体装置。
  3. 第１電源端子と、
    前記第１電源端子と異なる第２電源端子と、
    ハイサイドスイッチ用パワートランジスタの形成された第１半導体チップと、
    前記ハイサイドスイッチ用パワートランジスタに直列に接続されるローサイドスイッチ用パワートランジスタが形成された第２半導体チップと、
    前記第１半導体チップの搭載された第１チップ搭載部材と、
    前記第２半導体チップの搭載された第２チップ搭載部材と、
    前記ハイサイドスイッチ用パワートランジスタのソース電極と前記第２チップ搭載部材とを接続する第１金属体と、
    前記ローサイドスイッチ用パワートランジスタのソース電極と前記第２電源端子とを接続する第２金属体と、
    を同一のパッケージに備え、
    前記第１半導体チップに、前記ハイサイドスイッチ用パワートランジスタを駆動する駆動回路を設け、
    前記ハイサイドスイッチ用パワートランジスタを横型パワーＭＯＳ・ＦＥＴにより形成し、前記ローサイドスイッチ用パワートランジスタを縦型のパワーＭＯＳ・ＦＥＴにより形成したことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１チップ搭載部材および前記第２チップ搭載部材の一部を、前記パッケージの外部に露出させたことを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記第１半導体チップに、前記ローサイドスイッチ用パワートランジスタのゲート電極を制御する第２制御回路を設けたことを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256862A (ja) * 2011-04-28 2012-12-27 Internatl Rectifier Corp 集積電力段
US9171817B2 (en) 2013-06-20 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor device
WO2017002398A1 (ja) * 2015-06-30 2017-01-05 オムロン株式会社 電力変換装置
WO2023100659A1 (ja) * 2021-12-01 2023-06-08 ローム株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025239A (ja) * 1999-07-08 2001-01-26 Fuji Electric Co Ltd Ｄｃ−ｄｃコンバータ
JP2001291823A (ja) * 2000-04-05 2001-10-19 Toshiba Digital Media Engineering Corp 半導体装置
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP2002314018A (ja) * 2001-04-18 2002-10-25 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2002368121A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 電力用半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025239A (ja) * 1999-07-08 2001-01-26 Fuji Electric Co Ltd Ｄｃ−ｄｃコンバータ
JP2001291823A (ja) * 2000-04-05 2001-10-19 Toshiba Digital Media Engineering Corp 半導体装置
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP2002314018A (ja) * 2001-04-18 2002-10-25 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2002368121A (ja) * 2001-06-04 2002-12-20 Hitachi Ltd 電力用半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256862A (ja) * 2011-04-28 2012-12-27 Internatl Rectifier Corp 集積電力段
US9171817B2 (en) 2013-06-20 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor device
WO2017002398A1 (ja) * 2015-06-30 2017-01-05 オムロン株式会社 電力変換装置
JP2017017840A (ja) * 2015-06-30 2017-01-19 オムロン株式会社 電力変換装置
US10361628B2 (en) 2015-06-30 2019-07-23 Omron Corporation Power converter
WO2023100659A1 (ja) * 2021-12-01 2023-06-08 ローム株式会社 半導体装置

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