JP2001025239A - Ｄｃ−ｄｃコンバータ - Google Patents
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- 239000013641 positive control Substances 0.000 claims abstract description 9
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- 230000001360 synchronised effect Effects 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 38
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- 238000000926 separation method Methods 0.000 abstract description 42
- 238000010586 diagram Methods 0.000 description 30
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- 230000007257 malfunction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000009499 grossing Methods 0.000 description 4
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Abstract
(57)【要約】
【課題】制御回路３，ドライバ２，主スイッンチングト
ランジスタ１等を１チップとしたＩＣ１００を持ち、主
回路の直流電源を全ての給電源として作動するスイッチ
ングＤＣ−ＤＣコンバータにおいて、主スイッチングト
ランジスタ１やドライバ２のスイッチング動作によって
発生し、アナログ回路が内蔵されてノイズの影響を受け
やすい制御回路３に流入するノイズ電流を抑制し、コン
バータを安定に動作させる。 【解決手段】主回路側の電源ラインＬＳ１及び（又は）
グランドラインＬＧ１と、制御回路３への直接の給電用
配線である正の制御回路用配電線ＬＳ２及び（又は）負
の制御回路用配電線ＬＧ２との間に、それぞれ分離抵抗
Ｒｄ１及び（又は）Ｒｄ２を挿入し、さらに必要に応じ
制御回路３に並列にフィルタコンデンサＣｄを接続す
る。
ランジスタ１等を１チップとしたＩＣ１００を持ち、主
回路の直流電源を全ての給電源として作動するスイッチ
ングＤＣ−ＤＣコンバータにおいて、主スイッチングト
ランジスタ１やドライバ２のスイッチング動作によって
発生し、アナログ回路が内蔵されてノイズの影響を受け
やすい制御回路３に流入するノイズ電流を抑制し、コン
バータを安定に動作させる。 【解決手段】主回路側の電源ラインＬＳ１及び（又は）
グランドラインＬＧ１と、制御回路３への直接の給電用
配線である正の制御回路用配電線ＬＳ２及び（又は）負
の制御回路用配電線ＬＧ２との間に、それぞれ分離抵抗
Ｒｄ１及び（又は）Ｒｄ２を挿入し、さらに必要に応じ
制御回路３に並列にフィルタコンデンサＣｄを接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、小電力のアナログ
回路と大電力のアナログ回路を１チップに構成した半導
体集積回路を持つスイッチングＤＣ−ＤＣコンバータ、
特に大電力アナログ回路が小電力アナログ回路に及ぼす
ノイズを抑制するようにしたＤＣ−ＤＣコンバータに関
する。なお、以下各図において同一の符号は同一もしく
は相当部分を示す。
回路と大電力のアナログ回路を１チップに構成した半導
体集積回路を持つスイッチングＤＣ−ＤＣコンバータ、
特に大電力アナログ回路が小電力アナログ回路に及ぼす
ノイズを抑制するようにしたＤＣ−ＤＣコンバータに関
する。なお、以下各図において同一の符号は同一もしく
は相当部分を示す。
【０００２】
【従来の技術】図２８はスイッチングＤＣ−ＤＣコンバ
ータの一形式である降圧型ＤＣ−ＤＣコンバータの回路
構成例を示す。同図ａ）において、Ｖｉｎは直流の入力
電圧、Ｃｉｎは入力電圧Ｖｉｎの平滑用のコンデンサ、
１は入力電圧Ｖｉｎを断続する主スイッチング半導体素
子としての主スイッチングトランジスタで、この例では
ＰチャネルＭＯＳＦＥＴからなる。
ータの一形式である降圧型ＤＣ−ＤＣコンバータの回路
構成例を示す。同図ａ）において、Ｖｉｎは直流の入力
電圧、Ｃｉｎは入力電圧Ｖｉｎの平滑用のコンデンサ、
１は入力電圧Ｖｉｎを断続する主スイッチング半導体素
子としての主スイッチングトランジスタで、この例では
ＰチャネルＭＯＳＦＥＴからなる。
【０００３】１１は主スイッチングトランジスタ１のオ
フ時にその電流を転流させるためのフライホイールダイ
オード、ＬとＣｏｕｔはそれぞれこのＤＣ−ＤＣコンバ
ータの出力電圧Ｖｏｕｔを平滑にするためのコイルとコ
ンデンサである。
フ時にその電流を転流させるためのフライホイールダイ
オード、ＬとＣｏｕｔはそれぞれこのＤＣ−ＤＣコンバ
ータの出力電圧Ｖｏｕｔを平滑にするためのコイルとコ
ンデンサである。
【０００４】また３は入力電圧Ｖｉｎを電源とし、出力
電圧Ｖｏｕｔを検出しつつ、この電圧Ｖｏｕｔを一定に
するようにトランジスタ１をオン／オフするタイミング
を定める制御信号３ａを出力する制御回路、２は入力電
圧Ｖｉｎを電源とし、制御回路３からの制御信号３ａに
応じて、主スイッチングトランジスタ１のゲートに印加
するドライブ信号２ａを生成し、トランジスタ１を直接
オン／オフ駆動するゲートドライバ（単にドライバとも
記す）である。
電圧Ｖｏｕｔを検出しつつ、この電圧Ｖｏｕｔを一定に
するようにトランジスタ１をオン／オフするタイミング
を定める制御信号３ａを出力する制御回路、２は入力電
圧Ｖｉｎを電源とし、制御回路３からの制御信号３ａに
応じて、主スイッチングトランジスタ１のゲートに印加
するドライブ信号２ａを生成し、トランジスタ１を直接
オン／オフ駆動するゲートドライバ（単にドライバとも
記す）である。
【０００５】なお、４は制御回路３に付加される各種の
受動部品で、例えば制御回路３内に作られる定電圧電源
の出力を平滑化するためのコンデンサや、制御回路３内
の発振器の周波数を決定するための抵抗及びコンデンサ
等からなる。
受動部品で、例えば制御回路３内に作られる定電圧電源
の出力を平滑化するためのコンデンサや、制御回路３内
の発振器の周波数を決定するための抵抗及びコンデンサ
等からなる。
【０００６】図２８のｂ）は同図ａ）のフライホイール
ダイオード１１を、この例ではＮチャネルＭＯＳＦＥＴ
からなる同期整流トランジスタ１２に置き換えたいわゆ
る同期整流型コンバータの回路の同図ａ）と異なる部分
のみを示す。
ダイオード１１を、この例ではＮチャネルＭＯＳＦＥＴ
からなる同期整流トランジスタ１２に置き換えたいわゆ
る同期整流型コンバータの回路の同図ａ）と異なる部分
のみを示す。
【０００７】同期整流トランジスタ１２は、ドライバ２
からのドライブ信号２ｂにより、主スイッチングトラン
ジスタ１に対するオン／オフの駆動に同期してそれぞれ
オフ／オンに駆動され、主スイッチングトランジスタ１
のオフ時にその電流を転流させる役割を持つ。
からのドライブ信号２ｂにより、主スイッチングトラン
ジスタ１に対するオン／オフの駆動に同期してそれぞれ
オフ／オンに駆動され、主スイッチングトランジスタ１
のオフ時にその電流を転流させる役割を持つ。
【０００８】トランジスタのオン電圧はダイオードのオ
ン電圧より小さくすることができるので、フライホイー
ルダイオード１１の代わりに同期整流トランジスタ１２
を用いることにより、スイッチングＤＣ−ＤＣコンバー
タの効率を高めることができる。
ン電圧より小さくすることができるので、フライホイー
ルダイオード１１の代わりに同期整流トランジスタ１２
を用いることにより、スイッチングＤＣ−ＤＣコンバー
タの効率を高めることができる。
【０００９】図２９は、図２８，ａ）の回路の主スイッ
チングトランジスタ１，ドライバ２，制御回路３を１チ
ップの半導体集積回路（以下ＩＣとも略記する）１００
として構成した場合の回路構成例を示す。
チングトランジスタ１，ドライバ２，制御回路３を１チ
ップの半導体集積回路（以下ＩＣとも略記する）１００
として構成した場合の回路構成例を示す。
【００１０】
【発明が解決しようとする課題】しかし，図２９に示す
回路接続では，重負荷時にコンバータの動作が不安定と
なる。これは、負荷電流の増加によりスイッチングノイ
ズが増加することで、制御回路が誤動作するためである
と考えられ、スイッチング周波数が高周波化されるとコ
ンバータ動作が不可能になる場合もある。
回路接続では，重負荷時にコンバータの動作が不安定と
なる。これは、負荷電流の増加によりスイッチングノイ
ズが増加することで、制御回路が誤動作するためである
と考えられ、スイッチング周波数が高周波化されるとコ
ンバータ動作が不可能になる場合もある。
【００１１】さらに、図２８，ｂ）に示した同期整流ト
ランジスタ１２を１チップＩＣ１００に含めようとした
場合、この同期整流トランジスタ１２のスイッチングに
伴うノイズも加わるため、事情がより悪化する。
ランジスタ１２を１チップＩＣ１００に含めようとした
場合、この同期整流トランジスタ１２のスイッチングに
伴うノイズも加わるため、事情がより悪化する。
【００１２】本発明の課題は、主スイッチングトランジ
スタ，ドライバ，制御回路等を１チップとしたＩＣを持
つスイッチングＤＣ−ＤＣコンバータにおいて、コンバ
ータの重負荷時や高速スイッチング時に制御回路へ及ぶ
スイッチングノイズの影響を低減し、安定したコンバー
タの動作を確保することができるＤＣ−ＤＣコンバータ
を提供することにある。
スタ，ドライバ，制御回路等を１チップとしたＩＣを持
つスイッチングＤＣ−ＤＣコンバータにおいて、コンバ
ータの重負荷時や高速スイッチング時に制御回路へ及ぶ
スイッチングノイズの影響を低減し、安定したコンバー
タの動作を確保することができるＤＣ−ＤＣコンバータ
を提供することにある。
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のＤＣ−ＤＣコンバータでは、（電源ラ
インＬＳ１，グランドラインＬＧ１を介して入力される
入力電圧Ｖｉｎの）直流電源を周期的にオン／オフして
（コイルＬ等を介し）負荷側に出力する主スイッチング
半導体素子（主スイッチングトランジスタ１）と、前記
直流電源から給電され、前記主スイッチング半導体素子
が負荷側に出力した出力電圧（Ｖｏｕｔ）を検出しつつ
前記主スイッチング半導体素子のオン／オフのタイミン
グを定める制御信号（３ａ）を出力する制御回路（３）
と、同じく前記直流電源から給電され、前記制御信号に
応じて前記主スイッチング半導体素子をオン／オフする
ドライブ信号（２ａ）を、前記主スイッチング半導体素
子の制御電極（ゲートなど）に印加する第１のドライブ
回路（ドライバ２）とを少なくとも１チップとした半導
体集積回路（１チップＩＣ１００）を持つスイッチング
ＤＣ−ＤＣコンバータにおいて、前記直流電源からの給
電路のうち、前記制御回路及びその付帯回路（受動部品
４からなる回路）のみへの給電を行う配線部分としての
正及び負の制御回路用配電線（ＬＳ２及びＬＧ２）にそ
れぞれ、もしくは正又は負の制御回路用配電線のいずれ
かに、前記制御回路へのノイズ電流の流入を抑制するた
めの前記半導体集積回路の外部又は内部に設けた抵抗
〔分離抵抗（フィルタ抵抗）Ｒｄ１，Ｒｄ２〕を挿入す
るようにする。
めに、請求項１のＤＣ−ＤＣコンバータでは、（電源ラ
インＬＳ１，グランドラインＬＧ１を介して入力される
入力電圧Ｖｉｎの）直流電源を周期的にオン／オフして
（コイルＬ等を介し）負荷側に出力する主スイッチング
半導体素子（主スイッチングトランジスタ１）と、前記
直流電源から給電され、前記主スイッチング半導体素子
が負荷側に出力した出力電圧（Ｖｏｕｔ）を検出しつつ
前記主スイッチング半導体素子のオン／オフのタイミン
グを定める制御信号（３ａ）を出力する制御回路（３）
と、同じく前記直流電源から給電され、前記制御信号に
応じて前記主スイッチング半導体素子をオン／オフする
ドライブ信号（２ａ）を、前記主スイッチング半導体素
子の制御電極（ゲートなど）に印加する第１のドライブ
回路（ドライバ２）とを少なくとも１チップとした半導
体集積回路（１チップＩＣ１００）を持つスイッチング
ＤＣ−ＤＣコンバータにおいて、前記直流電源からの給
電路のうち、前記制御回路及びその付帯回路（受動部品
４からなる回路）のみへの給電を行う配線部分としての
正及び負の制御回路用配電線（ＬＳ２及びＬＧ２）にそ
れぞれ、もしくは正又は負の制御回路用配電線のいずれ
かに、前記制御回路へのノイズ電流の流入を抑制するた
めの前記半導体集積回路の外部又は内部に設けた抵抗
〔分離抵抗（フィルタ抵抗）Ｒｄ１，Ｒｄ２〕を挿入す
るようにする。
【００１４】また請求項２のＤＣ−ＤＣコンバータで
は、請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記半導体集積回路の１チップ内に、前記主スイッチン
グ半導体素子の負荷側の主電極（ドレインなど）に一方
の主電極（ドレインなど）が接続され、前記主スイッチ
ング半導体素子のオン／オフに同期してそれぞれオフ／
オンされて、前記主スイッチング半導体素子のオフ時に
負荷電流を転流させる同期整流用のスイッチング半導体
素子（同期整流トランジスタ１２）と、前記直流電源か
ら給電され、前記同期整流用スイッチング半導体素子を
前記のようにオフ／オンするドライブ信号（２ｂ）を、
前記同期整流用スイッチング半導体素子の制御電極（ゲ
ートなど）に印加する第２のドライブ回路（ドライバ
２）とを含めるようにする。
は、請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記半導体集積回路の１チップ内に、前記主スイッチン
グ半導体素子の負荷側の主電極（ドレインなど）に一方
の主電極（ドレインなど）が接続され、前記主スイッチ
ング半導体素子のオン／オフに同期してそれぞれオフ／
オンされて、前記主スイッチング半導体素子のオフ時に
負荷電流を転流させる同期整流用のスイッチング半導体
素子（同期整流トランジスタ１２）と、前記直流電源か
ら給電され、前記同期整流用スイッチング半導体素子を
前記のようにオフ／オンするドライブ信号（２ｂ）を、
前記同期整流用スイッチング半導体素子の制御電極（ゲ
ートなど）に印加する第２のドライブ回路（ドライバ
２）とを含めるようにする。
【００１５】また請求項３のＤＣ−ＤＣコンバータで
は、請求項１又は２に記載のＤＣ−ＤＣコンバータにお
いて、前記抵抗を経ずに前記制御回路及びその付帯回路
に通じる正，負の、少なくともその一方に制御回路用配
電線を含む給電線の線間に、前記制御回路へのノイズ電
流を分流させるための前記半導体集積回路の外部又は内
部に設けたコンデンサ（フィルタコンデンサＣｄ）を挿
入するようにする。
は、請求項１又は２に記載のＤＣ−ＤＣコンバータにお
いて、前記抵抗を経ずに前記制御回路及びその付帯回路
に通じる正，負の、少なくともその一方に制御回路用配
電線を含む給電線の線間に、前記制御回路へのノイズ電
流を分流させるための前記半導体集積回路の外部又は内
部に設けたコンデンサ（フィルタコンデンサＣｄ）を挿
入するようにする。
【００１６】また請求項４のＤＣ−ＤＣコンバータで
は、請求項１ないし３のいずれかに記載のＤＣ−ＤＣコ
ンバータにおいて、前記制御回路用配電線が前記半導体
集積回路の内部に設けた前記抵抗から前記制御回路へ至
る間に、前記半導体集積回路の外部へ通じる端子を経由
しないようにする。
は、請求項１ないし３のいずれかに記載のＤＣ−ＤＣコ
ンバータにおいて、前記制御回路用配電線が前記半導体
集積回路の内部に設けた前記抵抗から前記制御回路へ至
る間に、前記半導体集積回路の外部へ通じる端子を経由
しないようにする。
【００１７】また請求項５のＤＣ−ＤＣコンバータで
は、請求項３又は４に記載のＤＣ−ＤＣコンバータにお
いて、前記コンデンサが前記半導体集積回路の寄生容量
からなるようにする。
は、請求項３又は４に記載のＤＣ−ＤＣコンバータにお
いて、前記コンデンサが前記半導体集積回路の寄生容量
からなるようにする。
【００１８】即ち本発明は、比較的大電流を必要として
スイッチング動作を行い、ノイズを発生しやすい主スイ
ッチングトランジスタ１やドライバ２、さらには同期整
流トランジスタ１２が、直接または低インピーダンスを
介して接続されている電源ラインＬＳ１及び（又は）グ
ランドラインＬＧ１と、アナログ回路が内蔵されてノイ
ズの影響を受けやすい、受動部品４からなる付帯回路を
含む制御回路３への直接の給電線である正の制御回路用
配電線ＬＳ２及び（又は）負の制御回路用配電線ＬＧ２
との間に、それぞれ分離抵抗（フィルタ抵抗）Ｒｄ１及
び（又は）Ｒｄ２を挿入することにより、さらには付帯
回路を含む制御回路３に並列にフィルタコンデンサＣｄ
を接続することにより、スイッチング素子（トランジス
タ１，１２）やドライバ２等のノイズ発生源側から制御
回路３及びその付帯回路へ流れ込むノイズ電流を抑制
し、制御回路３の安定動作を可能とするものである。
スイッチング動作を行い、ノイズを発生しやすい主スイ
ッチングトランジスタ１やドライバ２、さらには同期整
流トランジスタ１２が、直接または低インピーダンスを
介して接続されている電源ラインＬＳ１及び（又は）グ
ランドラインＬＧ１と、アナログ回路が内蔵されてノイ
ズの影響を受けやすい、受動部品４からなる付帯回路を
含む制御回路３への直接の給電線である正の制御回路用
配電線ＬＳ２及び（又は）負の制御回路用配電線ＬＧ２
との間に、それぞれ分離抵抗（フィルタ抵抗）Ｒｄ１及
び（又は）Ｒｄ２を挿入することにより、さらには付帯
回路を含む制御回路３に並列にフィルタコンデンサＣｄ
を接続することにより、スイッチング素子（トランジス
タ１，１２）やドライバ２等のノイズ発生源側から制御
回路３及びその付帯回路へ流れ込むノイズ電流を抑制
し、制御回路３の安定動作を可能とするものである。
【００１９】
【発明の実施の形態】図１は、少なくとも主スイッチン
グトランジスタ１，ゲートドライバ２，制御回路３を含
む１チップＩＣ１００を用いてスイッチングＤＣ−ＤＣ
コンバータを構成する場合における、電源（具体的には
電源に近い電源ラインＬＳ１及びグランドラインＬＧ
１）から制御回路３に至る給電路の本発明に基づく接続
の形態の種類を示す。
グトランジスタ１，ゲートドライバ２，制御回路３を含
む１チップＩＣ１００を用いてスイッチングＤＣ−ＤＣ
コンバータを構成する場合における、電源（具体的には
電源に近い電源ラインＬＳ１及びグランドラインＬＧ
１）から制御回路３に至る給電路の本発明に基づく接続
の形態の種類を示す。
【００２０】なお、図１には示していないが、この制御
回路３には図２８で述べた受動部品４からなる制御回路
３の付帯回路が含まれているものとする。またここで便
宜上、主スイッチングトランジスタ１，その負荷回路，
ドライバ２等を含む、比較的大電流が流れる低インピー
ダンスの回路を主回路という。
回路３には図２８で述べた受動部品４からなる制御回路
３の付帯回路が含まれているものとする。またここで便
宜上、主スイッチングトランジスタ１，その負荷回路，
ドライバ２等を含む、比較的大電流が流れる低インピー
ダンスの回路を主回路という。
【００２１】図１の１）は直流電源と、ドライバ２及び
（又は）主スイッチングトランジスタ１とを直接結ぶ、
この例では正の給電路である電源ラインＬＳ１と、制御
回路３に直接向かう正の給電の配線部分としての制御回
路用配電線ＬＳ２との間に分離抵抗Ｒｄ１を挿入し、ま
た主スイッチングトランジスタ１に比較的低インピーダ
ンスで接続されるべき図外の負荷回路等及び（又は）ド
ライバ２と直流電源とを直接結ぶ、この例では負の給電
路であるグランドラインＬＧ１と、制御回路３に直接向
かう負の給電の配線部分としての制御回路用配電線ＬＧ
２との間に分離抵抗Ｒｄ２を挿入して制御回路３を主回
路側からノイズ的に分離する（換言すれば、主回路側か
ら制御回路３に流入するノイズ電流を抑制する）例を示
す。
（又は）主スイッチングトランジスタ１とを直接結ぶ、
この例では正の給電路である電源ラインＬＳ１と、制御
回路３に直接向かう正の給電の配線部分としての制御回
路用配電線ＬＳ２との間に分離抵抗Ｒｄ１を挿入し、ま
た主スイッチングトランジスタ１に比較的低インピーダ
ンスで接続されるべき図外の負荷回路等及び（又は）ド
ライバ２と直流電源とを直接結ぶ、この例では負の給電
路であるグランドラインＬＧ１と、制御回路３に直接向
かう負の給電の配線部分としての制御回路用配電線ＬＧ
２との間に分離抵抗Ｒｄ２を挿入して制御回路３を主回
路側からノイズ的に分離する（換言すれば、主回路側か
ら制御回路３に流入するノイズ電流を抑制する）例を示
す。
【００２２】なお、分離抵抗Ｒｄ１，Ｒｄ２をフィルタ
抵抗とも呼ぶ。同図の２）は同図の１）の分離抵抗Ｒｄ
２を省略し、分離抵抗Ｒｄ１のみにより制御回路３を主
回路側からノイズ的に分離する例を示す。同図の３）は
同図の１）の分離抵抗Ｒｄ１を省略し、分離抵抗Ｒｄ２
のみにより制御回路３を主回路側からノイズ的に分離す
る例を示す。同図の４）は同図の１）の制御回路用配電
線ＬＳ２とＬＧ２との線間に（換言すれば制御回路３に
並列に）、さらにフィルタコンデンサＣｄを接続するこ
とにより、分離抵抗Ｒｄ１，Ｒｄ２を介してなおも主回
路側から制御回路３へ流入する周波数の高いノイズ成分
をコンデンサＣｄにバイパスさせるようにした例を示
す。
抵抗とも呼ぶ。同図の２）は同図の１）の分離抵抗Ｒｄ
２を省略し、分離抵抗Ｒｄ１のみにより制御回路３を主
回路側からノイズ的に分離する例を示す。同図の３）は
同図の１）の分離抵抗Ｒｄ１を省略し、分離抵抗Ｒｄ２
のみにより制御回路３を主回路側からノイズ的に分離す
る例を示す。同図の４）は同図の１）の制御回路用配電
線ＬＳ２とＬＧ２との線間に（換言すれば制御回路３に
並列に）、さらにフィルタコンデンサＣｄを接続するこ
とにより、分離抵抗Ｒｄ１，Ｒｄ２を介してなおも主回
路側から制御回路３へ流入する周波数の高いノイズ成分
をコンデンサＣｄにバイパスさせるようにした例を示
す。
【００２３】同図の５）は同図の２）の制御回路用配電
線ＬＳ２と、同配電線ＬＧ２又はこの配電線ＬＧ２が同
電位状態に接続されたグランドラインＬＧ１との線間に
（換言すれば制御回路３に並列に）、さらにフィルタコ
ンデンサＣｄを接続し、分離抵抗Ｒｄ１を介してなおも
主回路側から制御回路３へ流入する周波数の高いノイズ
成分をコンデンサＣｄにバイパスさせるようにした例を
示す。
線ＬＳ２と、同配電線ＬＧ２又はこの配電線ＬＧ２が同
電位状態に接続されたグランドラインＬＧ１との線間に
（換言すれば制御回路３に並列に）、さらにフィルタコ
ンデンサＣｄを接続し、分離抵抗Ｒｄ１を介してなおも
主回路側から制御回路３へ流入する周波数の高いノイズ
成分をコンデンサＣｄにバイパスさせるようにした例を
示す。
【００２４】また、同図の６）は同図の３）の制御回路
用配電線ＬＧ２と、同配電線ＬＳ２又はこの配電線ＬＳ
２が同電位状態に接続された電源ラインＬＳ１との線間
に（換言すれば制御回路３に並列に）、さらにフィルタ
コンデンサＣｄを接続し、分離抵抗Ｒｄ２を介してなお
も主回路側から制御回路３へ流入する周波数の高いノイ
ズ成分をフィルタコンデンサＣｄにバイパスさせるよう
にした例を示す。
用配電線ＬＧ２と、同配電線ＬＳ２又はこの配電線ＬＳ
２が同電位状態に接続された電源ラインＬＳ１との線間
に（換言すれば制御回路３に並列に）、さらにフィルタ
コンデンサＣｄを接続し、分離抵抗Ｒｄ２を介してなお
も主回路側から制御回路３へ流入する周波数の高いノイ
ズ成分をフィルタコンデンサＣｄにバイパスさせるよう
にした例を示す。
【００２５】ここでフィルタ抵抗（分離抵抗）Ｒｄ１，
Ｒｄ２及びフィルタコンデンサＣｄからなるローパスフ
ィルタの理論的な特性を述べる。いま、ＩＣ全体に供給
される電源電圧中に含まれる周波数ｆのノイズ成分の電
圧をＶｎ０とし、制御回路３に直接加わる周波数ｆのノ
イズ成分の電圧をＶｎ１とすると、フィルタコンデンサ
Ｃｄとフィルタ抵抗Ｒｄにより構成されるフィルタの利
得は一般に、次式（１）で表され、カットオフ周波数ｆ
c は次式（２）で表される。
Ｒｄ２及びフィルタコンデンサＣｄからなるローパスフ
ィルタの理論的な特性を述べる。いま、ＩＣ全体に供給
される電源電圧中に含まれる周波数ｆのノイズ成分の電
圧をＶｎ０とし、制御回路３に直接加わる周波数ｆのノ
イズ成分の電圧をＶｎ１とすると、フィルタコンデンサ
Ｃｄとフィルタ抵抗Ｒｄにより構成されるフィルタの利
得は一般に、次式（１）で表され、カットオフ周波数ｆ
c は次式（２）で表される。
【００２６】
【数１】 但し、フィルタ抵抗Ｒｄはフィルタ抵抗（分離抵抗）Ｒ
ｄ１とＲｄ２との和で、このフィルタ抵抗のいずれか一
方しか使用しないときは、使用しないフィルタ抵抗を０
とする。
ｄ１とＲｄ２との和で、このフィルタ抵抗のいずれか一
方しか使用しないときは、使用しないフィルタ抵抗を０
とする。
【００２７】フィルタ抵抗Ｒｄの値を制御回路３のノイ
ズ周波数におけるインピーダンスより充分大きく、フィ
ルタコンデンサＣｄのノイズ周波数におけるインピーダ
ンスを制御回路３のノイズ周波数におけるインピーダン
スより充分小さく、且つ（２）式を用いてフィルタコン
デンサＣｄとフィルタ抵抗Ｒｄを選定することにより、
制御回路３に流入するノイズのカットを行うことができ
る。
ズ周波数におけるインピーダンスより充分大きく、フィ
ルタコンデンサＣｄのノイズ周波数におけるインピーダ
ンスを制御回路３のノイズ周波数におけるインピーダン
スより充分小さく、且つ（２）式を用いてフィルタコン
デンサＣｄとフィルタ抵抗Ｒｄを選定することにより、
制御回路３に流入するノイズのカットを行うことができ
る。
【００２８】なお、図２８，ｂ）で述べたようにスイッ
チングＤＣ−ＤＣコンバータを同期整流型コンバータと
して構成し、フライホイールダイオード１１の代わりに
用いる同期整流トランジスタ１２を１チップＩＣ１００
に組込むようにした場合についても、図１の１）の一点
鎖線部に示すように同期整流トランジスタ１２が主スイ
ッチングトランジスタ１と共に主回路に加わるのみで、
フライホイールダイオードを用いる通常のＤＣ−ＤＣコ
ンバータと同期整流型コンバータとは、ノイズの発生量
は別として、制御回路３を主回路のノイズ発生源側から
分離する回路接続の方法には異なるところはなく、図１
の１）〜６）の接続の形態を同様に適用することができ
る。特にノイズの発生量が多い同期整流型コンバータに
は本発明は制御回路３の誤動作防止に有効である。
チングＤＣ−ＤＣコンバータを同期整流型コンバータと
して構成し、フライホイールダイオード１１の代わりに
用いる同期整流トランジスタ１２を１チップＩＣ１００
に組込むようにした場合についても、図１の１）の一点
鎖線部に示すように同期整流トランジスタ１２が主スイ
ッチングトランジスタ１と共に主回路に加わるのみで、
フライホイールダイオードを用いる通常のＤＣ−ＤＣコ
ンバータと同期整流型コンバータとは、ノイズの発生量
は別として、制御回路３を主回路のノイズ発生源側から
分離する回路接続の方法には異なるところはなく、図１
の１）〜６）の接続の形態を同様に適用することができ
る。特にノイズの発生量が多い同期整流型コンバータに
は本発明は制御回路３の誤動作防止に有効である。
【００２９】なお、これらのいずれの接続の形態におい
ても、分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣ
ｄを１チップＩＣ１００に内蔵させることも、或いはこ
のＩＣ１００に外付とすることもいずれの結線方法も可
能である。またフィルタコンデンサＣｄとしては独立の
コンデンサを用いる代わりにＩＣの寄生容量を用いるこ
とにより、独立のコンデンサＣｄを削除することもでき
る。
ても、分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣ
ｄを１チップＩＣ１００に内蔵させることも、或いはこ
のＩＣ１００に外付とすることもいずれの結線方法も可
能である。またフィルタコンデンサＣｄとしては独立の
コンデンサを用いる代わりにＩＣの寄生容量を用いるこ
とにより、独立のコンデンサＣｄを削除することもでき
る。
【００３０】分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデ
ンサＣｄ等を１チップＩＣ１００に内蔵させた場合、外
付け部品の削減となり、制御システム全体の小型化に有
効である。さらに制御回路３に直接向かう給電の配線が
ＩＣ１００内で完成されることになるため、ＩＣ端子が
削減される。以下では図１の１）〜６）の接続の形態
を、同期整流型コンバータの場合を含め、それぞれ発明
の実施の形態１〜６として説明する。
ンサＣｄ等を１チップＩＣ１００に内蔵させた場合、外
付け部品の削減となり、制御システム全体の小型化に有
効である。さらに制御回路３に直接向かう給電の配線が
ＩＣ１００内で完成されることになるため、ＩＣ端子が
削減される。以下では図１の１）〜６）の接続の形態
を、同期整流型コンバータの場合を含め、それぞれ発明
の実施の形態１〜６として説明する。
【００３１】〔実施の形態１〕 〔実施例１−１（分離抵抗外付，非同期整流）〕図２は
本発明の実施の形態１（つまり図１の１）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
本発明の実施の形態１（つまり図１の１）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
【００３２】この図においては、図２８のａ）で述べた
と同じ基本構成のスイッチングＤＣ−ＤＣコンバータの
制御回路３，ドライバ２，主スイッチングトランジスタ
１を１チップＩＣ１００として一体に構成している。
と同じ基本構成のスイッチングＤＣ−ＤＣコンバータの
制御回路３，ドライバ２，主スイッチングトランジスタ
１を１チップＩＣ１００として一体に構成している。
【００３３】そして、ドライバ２および主スイッチング
トランジスタ１の電源ラインＬＳ１へ制御回路３の正の
制御回路用配電線ＬＳ２をＩＣ１００の外部に設けた分
離抵抗Ｒｄ１を介して接続すると共に、主スイッチング
トランジスタ１の負荷側の主端子（この例ではドレイ
ン）に接続されたコイルＬ，コンデンサＣｏｕｔ，図外
の負荷回路等の低インピーダンス回路やドライバ２の帰
路となるグランドラインＬＧ１へ、制御回路３の負の制
御回路用配電線ＬＧ２をＩＣ１００の外部に設けた分離
抵抗Ｒｄ２を介して接続することにより、主回路側と制
御回路３のノイズ的な分離を図り、主回路側から制御回
路３へ流入するノイズ電流を抑制している。
トランジスタ１の電源ラインＬＳ１へ制御回路３の正の
制御回路用配電線ＬＳ２をＩＣ１００の外部に設けた分
離抵抗Ｒｄ１を介して接続すると共に、主スイッチング
トランジスタ１の負荷側の主端子（この例ではドレイ
ン）に接続されたコイルＬ，コンデンサＣｏｕｔ，図外
の負荷回路等の低インピーダンス回路やドライバ２の帰
路となるグランドラインＬＧ１へ、制御回路３の負の制
御回路用配電線ＬＧ２をＩＣ１００の外部に設けた分離
抵抗Ｒｄ２を介して接続することにより、主回路側と制
御回路３のノイズ的な分離を図り、主回路側から制御回
路３へ流入するノイズ電流を抑制している。
【００３４】なお以下の各実施例において、スイッチン
グＤＣ−ＤＣコンバータの入力電圧Ｖｉｎは５Ｖ、出力
電圧Ｖｏｕｔは２．５Ｖ、スイッチング周波数は３ＭＨ
ｚである。
グＤＣ−ＤＣコンバータの入力電圧Ｖｉｎは５Ｖ、出力
電圧Ｖｏｕｔは２．５Ｖ、スイッチング周波数は３ＭＨ
ｚである。
【００３５】なお、グランドラインＬＧ１側の分離抵抗
Ｒｄ２を使用した場合、制御回路３が検出する出力電圧
Ｖｏｕｔ内に分離抵抗Ｒｄ２の直流電圧降下が含まれる
ことになるが、実際上、分離抵抗Ｒｄ２の値は１０Ω程
度、制御回路３から分離抵抗Ｒｄ２に流れる直流電流は
数ｍＡ程度であるため、分離抵抗Ｒｄ２の直流電圧降下
は出力電圧Ｖｏｕｔに対して無視することができる。
Ｒｄ２を使用した場合、制御回路３が検出する出力電圧
Ｖｏｕｔ内に分離抵抗Ｒｄ２の直流電圧降下が含まれる
ことになるが、実際上、分離抵抗Ｒｄ２の値は１０Ω程
度、制御回路３から分離抵抗Ｒｄ２に流れる直流電流は
数ｍＡ程度であるため、分離抵抗Ｒｄ２の直流電圧降下
は出力電圧Ｖｏｕｔに対して無視することができる。
【００３６】〔実施例１−２（分離抵抗内蔵，非同期整
流）〕図３は本発明の実施の形態１の第２の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図３は本発明の実施の形態１の第２の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００３７】この図においては、図２の分離抵抗Ｒｄ１
とＲｄ２を１チップＩＣ１００に内蔵するように構成し
たものである。図から明らかなように正の制御回路用配
電線ＬＳ２はＩＣ１００内で分離抵抗Ｒｄ１に接続さ
れ、ＩＣ１００の外部に通じる端子を減らすことができ
る。
とＲｄ２を１チップＩＣ１００に内蔵するように構成し
たものである。図から明らかなように正の制御回路用配
電線ＬＳ２はＩＣ１００内で分離抵抗Ｒｄ１に接続さ
れ、ＩＣ１００の外部に通じる端子を減らすことができ
る。
【００３８】〔実施例１−３（分離抵抗外付，同期整
流）〕図４は本発明の実施の形態１の第３の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図４は本発明の実施の形態１の第３の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００３９】この図においては、図２のフライホイール
ダイオード１１を同期整流トランジスタ１２に置換えて
同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流ト
ランジスタ１２を１チップＩＣ１００に内蔵するように
構成したものである。
ダイオード１１を同期整流トランジスタ１２に置換えて
同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流ト
ランジスタ１２を１チップＩＣ１００に内蔵するように
構成したものである。
【００４０】同期整流型ＤＣ−ＤＣコンバータにおいて
はフライホイールダイオード１１を用いた通常のＤＣ−
ＤＣコンバータに比べてノイズが増加するので、本発明
の回路接続方法が特に有効になる。
はフライホイールダイオード１１を用いた通常のＤＣ−
ＤＣコンバータに比べてノイズが増加するので、本発明
の回路接続方法が特に有効になる。
【００４１】〔実施例１−４（分離抵抗内蔵，同期整
流）〕図５は本発明の実施の形態１の第４の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図５は本発明の実施の形態１の第４の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００４２】この図においては、図３のフライホイール
ダイオード１１を同期整流トランジスタ１２に置換えて
同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流ト
ランジスタ１２を１チップＩＣ１００に内蔵するように
構成したものである。
ダイオード１１を同期整流トランジスタ１２に置換えて
同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流ト
ランジスタ１２を１チップＩＣ１００に内蔵するように
構成したものである。
【００４３】〔実施の形態２〕 〔実施例２−１（分離抵抗外付、非同期整流）〕図６は
本発明の実施の形態２（つまり図１の２）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
本発明の実施の形態２（つまり図１の２）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
【００４４】この図においては、図２の構成においてＩ
Ｃ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３
の制御回路用配電線ＬＧ２を主回路側のグランドライン
ＬＧ１、又はこのラインＬＧ１と同等の電位にある配線
部分に接続するようにしたものである。
Ｃ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３
の制御回路用配電線ＬＧ２を主回路側のグランドライン
ＬＧ１、又はこのラインＬＧ１と同等の電位にある配線
部分に接続するようにしたものである。
【００４５】〔実施例２−２（分離抵抗内蔵、非同期整
流）〕図７は本発明の実施の形態２の第２の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図７は本発明の実施の形態２の第２の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００４６】同図においては図３の構成において、ＩＣ
１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
【００４７】〔実施例２−３（分離抵抗外付、同期整
流）〕図８は本発明の実施の形態２の第３の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図８は本発明の実施の形態２の第３の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００４８】同図においては図４の構成において、ＩＣ
１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
【００４９】〔実施例２−４（分離抵抗内蔵、同期整
流）〕図９は本発明の実施の形態２の第４の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
流）〕図９は本発明の実施の形態２の第４の実施例とし
てのスイッチングＤＣ−ＤＣコンバータの要部の回路構
成を示す。
【００５０】同図においては図５の構成において、ＩＣ
１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の
制御回路用配電線ＬＧ２を主回路側のグランドラインＬ
Ｇ１、又はこのラインＬＧ１と同等の電位にある配線部
分に接続するようにしたものである。
【００５１】〔実施の形態３〕 〔実施例３−１（分離抵抗外付、非同期整流）〕図１０
は本発明の実施の形態３（つまり図１の３）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
は本発明の実施の形態３（つまり図１の３）の接続の形
態）の第１の実施例としてのスイッチングＤＣ−ＤＣコ
ンバータの要部の回路構成を示す。
【００５２】この図においては、図２の構成においてＩ
Ｃ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
Ｃ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
【００５３】〔実施例３−２（分離抵抗内蔵、非同期整
流）〕図１１は本発明の実施の形態３の第２の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
流）〕図１１は本発明の実施の形態３の第２の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
【００５４】この図においては、図３の構成においてＩ
Ｃ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
Ｃ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
【００５５】〔実施例３−３（分離抵抗外付、同期整
流）〕図１２は本発明の実施の形態３の第３の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
流）〕図１２は本発明の実施の形態３の第３の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
【００５６】この図においては、図４の構成においてＩ
Ｃ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
Ｃ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
【００５７】〔実施例３−４（分離抵抗内蔵、同期整
流）〕図１３は本発明の実施の形態３の第４の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
流）〕図１３は本発明の実施の形態３の第４の実施例と
してのスイッチングＤＣ−ＤＣコンバータの要部の回路
構成を示す。
【００５８】この図においては、図５の構成においてＩ
Ｃ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
Ｃ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３
の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ
１、又はこのラインＬＳ１と同等の電位にある配線部分
に接続するようにしたものである。
【００５９】〔実施の形態４〕 〔実施例４−１（フィルタ抵抗・コンデンサ外付、非同
期整流）〕図１４は本発明の実施の形態４（つまり図１
の４）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
期整流）〕図１４は本発明の実施の形態４（つまり図１
の４）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６０】この図においては、図２の構成において制
御回路３の正の制御回路用配電線ＬＳ２と負の制御回路
用配電線ＬＧ２との線間に（換言すれば受動部品４を含
む制御回路３に並列に）、１チップＩＣ１００の外部で
独立の容量又は１チップＩＣ１００に寄生する容量をフ
ィルタコンデンサＣｄとして接続するようにしたもので
ある。
御回路３の正の制御回路用配電線ＬＳ２と負の制御回路
用配電線ＬＧ２との線間に（換言すれば受動部品４を含
む制御回路３に並列に）、１チップＩＣ１００の外部で
独立の容量又は１チップＩＣ１００に寄生する容量をフ
ィルタコンデンサＣｄとして接続するようにしたもので
ある。
【００６１】なお、フィルタコンデンサＣｄにＩＣ１０
０の寄生容量を利用する場合、制御回路３の制御回路用
配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある
配線部分と、制御回路用配電線ＬＧ２又はこの配電線Ｌ
Ｇ２と同等の電位にある配線部分がそれぞれＩＣ１００
の寄生容量の図外のＩＣ１００の外部に出る２つの端子
に接続されるものとする。このことは以下に述べるフィ
ルタコンデンサ外付の他の実施例についても同様であ
る。
０の寄生容量を利用する場合、制御回路３の制御回路用
配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある
配線部分と、制御回路用配電線ＬＧ２又はこの配電線Ｌ
Ｇ２と同等の電位にある配線部分がそれぞれＩＣ１００
の寄生容量の図外のＩＣ１００の外部に出る２つの端子
に接続されるものとする。このことは以下に述べるフィ
ルタコンデンサ外付の他の実施例についても同様であ
る。
【００６２】〔実施例４−２（フィルタ抵抗・コンデン
サ内蔵、非同期整流）〕図１５は本発明の実施の形態４
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
サ内蔵、非同期整流）〕図１５は本発明の実施の形態４
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
【００６３】この図においては、図３の構成において制
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
【００６４】なお、フィルタコンデンサＣｄにＩＣ１０
０の寄生容量を利用する場合、制御回路３の制御回路用
配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある
配線部分と、制御回路用配電線ＬＧ２又はこの配電線Ｌ
Ｇ２と同等の電位にある配線部分がそれぞれＩＣ１００
の寄生容量の図外のＩＣ内部の２つの端子に接続される
ものとする。このことは以下に述べるフィルタコンデン
サ内蔵の他の実施例についても同様である。
０の寄生容量を利用する場合、制御回路３の制御回路用
配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある
配線部分と、制御回路用配電線ＬＧ２又はこの配電線Ｌ
Ｇ２と同等の電位にある配線部分がそれぞれＩＣ１００
の寄生容量の図外のＩＣ内部の２つの端子に接続される
ものとする。このことは以下に述べるフィルタコンデン
サ内蔵の他の実施例についても同様である。
【００６５】〔実施例４−３（フィルタ抵抗・コンデン
サ外付、同期整流）〕図１６は本発明の実施の形態４の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ外付、同期整流）〕図１６は本発明の実施の形態４の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００６６】この図においては、図４の構成において制
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の外部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の外部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
【００６７】〔実施例４−４（フィルタ抵抗・コンデン
サ内蔵、同期整流）〕図１７は本発明の実施の形態４の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ内蔵、同期整流）〕図１７は本発明の実施の形態４の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００６８】この図においては、図５の構成において制
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
【００６９】〔実施の形態５〕 〔実施例５−１（フィルタ抵抗・コンデンサ外付、非同
期整流）〕図１８は本発明の実施の形態５（つまり図１
の５）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
期整流）〕図１８は本発明の実施の形態５（つまり図１
の５）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７０】この図においては、図６の構成において制
御回路３の制御回路用配電線ＬＳ２と主回路側のグラン
ドラインＬＧ１との線間に（換言すれば受動部品４を含
む制御回路３に並列に）、１チップＩＣ１００の外部で
独立の容量又は１チップＩＣ１００に寄生する容量をフ
ィルタコンデンサＣｄとして接続するようにしたもので
ある。
御回路３の制御回路用配電線ＬＳ２と主回路側のグラン
ドラインＬＧ１との線間に（換言すれば受動部品４を含
む制御回路３に並列に）、１チップＩＣ１００の外部で
独立の容量又は１チップＩＣ１００に寄生する容量をフ
ィルタコンデンサＣｄとして接続するようにしたもので
ある。
【００７１】但しこの場合、厳密にはフィルタコンデン
サＣｄの分離抵抗の存在しない負極側の接続端は制御回
路用配電線ＬＧ２とすることが望ましいが、コンデンサ
ＣｄのグランドラインＬＧ１への接続点と制御回路３の
負の給電端子との間のインピーダンスが小さければ、図
１８の接続法もコンデンサＣｄの負極側を配電線ＬＧ２
へ接続した場合と同等であり、本発明に包含される。
サＣｄの分離抵抗の存在しない負極側の接続端は制御回
路用配電線ＬＧ２とすることが望ましいが、コンデンサ
ＣｄのグランドラインＬＧ１への接続点と制御回路３の
負の給電端子との間のインピーダンスが小さければ、図
１８の接続法もコンデンサＣｄの負極側を配電線ＬＧ２
へ接続した場合と同等であり、本発明に包含される。
【００７２】〔実施例５−２（フィルタ抵抗・コンデン
サ内蔵、非同期整流）〕図１９は本発明の実施の形態５
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
サ内蔵、非同期整流）〕図１９は本発明の実施の形態５
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
【００７３】この図においては、図７の構成において制
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
【００７４】〔実施例５−３（フィルタ抵抗・コンデン
サ外付、同期整流）〕図２０は本発明の実施の形態５の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ外付、同期整流）〕図２０は本発明の実施の形態５の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００７５】この図においては、図８の構成において制
御回路３の制御回路用配電線ＬＳ２と、制御回路用配電
線ＬＧ２と同等の電位にある主回路側のグランドライン
ＬＧ１との線間に（換言すれば受動部品４を含む制御回
路３に並列に）、１チップＩＣ１００の外部で独立の容
量又は１チップＩＣ１００に寄生する容量をフィルタコ
ンデンサＣｄとして接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２と、制御回路用配電
線ＬＧ２と同等の電位にある主回路側のグランドライン
ＬＧ１との線間に（換言すれば受動部品４を含む制御回
路３に並列に）、１チップＩＣ１００の外部で独立の容
量又は１チップＩＣ１００に寄生する容量をフィルタコ
ンデンサＣｄとして接続するようにしたものである。
【００７６】〔実施例５−４（フィルタ抵抗・コンデン
サ内蔵、同期整流）〕図２１は本発明の実施の形態５の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ内蔵、同期整流）〕図２１は本発明の実施の形態５の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００７７】この図においては、図９の構成において制
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に
（換言すれば受動部品４を含む制御回路３に並列に）、
１チップＩＣ１００の内部で独立の容量又は１チップＩ
Ｃ１００に寄生する容量をフィルタコンデンサＣｄとし
て接続するようにしたものである。
【００７８】〔実施の形態６〕 〔実施例６−１（フィルタ抵抗・コンデンサ外付、非同
期整流）〕図２２は本発明の実施の形態６（つまり図１
の６）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
期整流）〕図２２は本発明の実施の形態６（つまり図１
の６）の接続の形態）の第１の実施例としてのスイッチ
ングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７９】この図においては、図１０の構成において
制御回路３の制御回路用配電線ＬＧ２と、制御回路用配
電線ＬＳ２と同等の電位にある主回路側の電源ラインＬ
Ｓ１との線間に（換言すれば受動部品４を含む制御回路
３に並列に）、１チップＩＣ１００の外部で独立の容量
又は１チップＩＣ１００に寄生する容量をフィルタコン
デンサＣｄとして接続するようにしたものである。
制御回路３の制御回路用配電線ＬＧ２と、制御回路用配
電線ＬＳ２と同等の電位にある主回路側の電源ラインＬ
Ｓ１との線間に（換言すれば受動部品４を含む制御回路
３に並列に）、１チップＩＣ１００の外部で独立の容量
又は１チップＩＣ１００に寄生する容量をフィルタコン
デンサＣｄとして接続するようにしたものである。
【００８０】この場合も、厳密にはフィルタコンデンサ
Ｃｄの分離抵抗の存在しない正極側の接続端は制御回路
用配電線ＬＳ２とすることが望ましいが、コンデンサＣ
ｄの電源ラインＬＳ１への接続点と制御回路３の正の給
電端子との間のインピーダンスが小さければ、図２２の
接続法もコンデンサＣｄの正極側を配電線ＬＳ２へ接続
した場合と同等であり、本発明に包含される。
Ｃｄの分離抵抗の存在しない正極側の接続端は制御回路
用配電線ＬＳ２とすることが望ましいが、コンデンサＣ
ｄの電源ラインＬＳ１への接続点と制御回路３の正の給
電端子との間のインピーダンスが小さければ、図２２の
接続法もコンデンサＣｄの正極側を配電線ＬＳ２へ接続
した場合と同等であり、本発明に包含される。
【００８１】〔実施例６−２（フィルタ抵抗・コンデン
サ内蔵、非同期整流）〕図２３は本発明の実施の形態６
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
サ内蔵、非同期整流）〕図２３は本発明の実施の形態６
の第２の実施例としてのスイッチングＤＣ−ＤＣコンバ
ータの要部の回路構成を示す。
【００８２】この図においては、図１１の構成において
制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間
に（換言すれば受動部品４を含む制御回路３に並列
に）、１チップＩＣ１００の内部で独立の容量又は１チ
ップＩＣ１００に寄生する容量をフィルタコンデンサＣ
ｄとして接続するようにしたものである。
制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間
に（換言すれば受動部品４を含む制御回路３に並列
に）、１チップＩＣ１００の内部で独立の容量又は１チ
ップＩＣ１００に寄生する容量をフィルタコンデンサＣ
ｄとして接続するようにしたものである。
【００８３】〔実施例６−３（フィルタ抵抗・コンデン
サ外付、同期整流）〕図２４は本発明の実施の形態６の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ外付、同期整流）〕図２４は本発明の実施の形態６の
第３の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００８４】この図においては、図１２の構成において
制御回路３の制御回路用配電線ＬＧ２と、制御回路用配
電線ＬＳ２と同等の電位にある主回路側の電源ラインＬ
Ｓ１との線間に（換言すれば受動部品４を含む制御回路
３に並列に）、１チップＩＣ１００の外部で独立の容量
又は１チップＩＣ１００に寄生する容量をフィルタコン
デンサＣｄとして接続するようにしたものである。
制御回路３の制御回路用配電線ＬＧ２と、制御回路用配
電線ＬＳ２と同等の電位にある主回路側の電源ラインＬ
Ｓ１との線間に（換言すれば受動部品４を含む制御回路
３に並列に）、１チップＩＣ１００の外部で独立の容量
又は１チップＩＣ１００に寄生する容量をフィルタコン
デンサＣｄとして接続するようにしたものである。
【００８５】〔実施例６−４（フィルタ抵抗・コンデン
サ内蔵、同期整流）〕図２５は本発明の実施の形態６の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
サ内蔵、同期整流）〕図２５は本発明の実施の形態６の
第４の実施例としてのスイッチングＤＣ−ＤＣコンバー
タの要部の回路構成を示す。
【００８６】この図においては、図１３の構成において
制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間
に（換言すれば受動部品４を含む制御回路３に並列
に）、１チップＩＣ１００の内部で独立の容量又は１チ
ップＩＣ１００に寄生する容量をフィルタコンデンサＣ
ｄとして接続するようにしたものである。
制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間
に（換言すれば受動部品４を含む制御回路３に並列
に）、１チップＩＣ１００の内部で独立の容量又は１チ
ップＩＣ１００に寄生する容量をフィルタコンデンサＣ
ｄとして接続するようにしたものである。
【００８７】
【発明の効果】図２６は、図２〜１３の回路構成の実施
により実現された、制御回路３の出力に現れるノイズの
削減率を示している。この図から分離抵抗Ｒｄ（＝Ｒｄ
１＋Ｒｄ２）を接続することによりノイズが除去される
ことが確認できる。
により実現された、制御回路３の出力に現れるノイズの
削減率を示している。この図から分離抵抗Ｒｄ（＝Ｒｄ
１＋Ｒｄ２）を接続することによりノイズが除去される
ことが確認できる。
【００８８】接続する分離抵抗Ｒｄは１０Ωまでが効果
的であり、１０Ωでノイズを約９５％削減できた。そし
て制御回路３の誤動作が解消され、コンバータが安定動
作した。
的であり、１０Ωでノイズを約９５％削減できた。そし
て制御回路３の誤動作が解消され、コンバータが安定動
作した。
【００８９】また、図２７は、図１４〜２５に示す回路
の制御回路３に混入するノイズの減衰利得を示す。但
し、この図は周波数１００ＭＨｚのノイズの場合を示
す。この図より、フィルタ抵抗（分離抵抗）Ｒｄおよぴ
コンデンサＣｄを接続することによりノイズが除去され
ることが確認できる。接続する抵抗・コンデンサの時定
数ＣｄＲｄは、Ｃｄ・Ｒｄ＝４×１０-9ｓ程度でノイズ
の影響がなく制御回路３が正常動作し、コンバータが安
定動作した。
の制御回路３に混入するノイズの減衰利得を示す。但
し、この図は周波数１００ＭＨｚのノイズの場合を示
す。この図より、フィルタ抵抗（分離抵抗）Ｒｄおよぴ
コンデンサＣｄを接続することによりノイズが除去され
ることが確認できる。接続する抵抗・コンデンサの時定
数ＣｄＲｄは、Ｃｄ・Ｒｄ＝４×１０-9ｓ程度でノイズ
の影響がなく制御回路３が正常動作し、コンバータが安
定動作した。
【００９０】このように本発明によれば、制御回路，ド
ライバ，主スイッンチングトランジスタ等を１チップと
したＩＣを持ち、主回路の直流電源を全ての給電源とし
て作動するスイッチングＤＣ−ＤＣコンバータにおい
て、付帯回路を含む制御回路へ直接通じる正及び（又
は）負の給電用配線部分（制御回路用配電線ＬＳ２，Ｌ
Ｇ２）にそれぞれ分離抵抗を挿入し、さらに必要に応じ
付帯回路を含む制御回路に並列にフィルタコンデンサを
接続するようにしたので、主回路側から制御回路に流入
するノイズ電流が抑制され、ノイズの影響による制御回
路の誤動作、特に重負荷時，高速スイッチング時の誤動
作を回避し、ＤＣ−ＤＣコンバータの動作を安定させる
ことができる。さらに、分離抵抗やフィルタコンデンサ
をＩＣに内蔵することにより、ＩＣの端子の削減や制御
システムの小型化を図ることができる。
ライバ，主スイッンチングトランジスタ等を１チップと
したＩＣを持ち、主回路の直流電源を全ての給電源とし
て作動するスイッチングＤＣ−ＤＣコンバータにおい
て、付帯回路を含む制御回路へ直接通じる正及び（又
は）負の給電用配線部分（制御回路用配電線ＬＳ２，Ｌ
Ｇ２）にそれぞれ分離抵抗を挿入し、さらに必要に応じ
付帯回路を含む制御回路に並列にフィルタコンデンサを
接続するようにしたので、主回路側から制御回路に流入
するノイズ電流が抑制され、ノイズの影響による制御回
路の誤動作、特に重負荷時，高速スイッチング時の誤動
作を回避し、ＤＣ−ＤＣコンバータの動作を安定させる
ことができる。さらに、分離抵抗やフィルタコンデンサ
をＩＣに内蔵することにより、ＩＣの端子の削減や制御
システムの小型化を図ることができる。
【図１】本発明の実施の形態の種類を示す概略の回路図
【図２】本発明の実施の形態１の第１の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図３】本発明の実施の形態１の第２の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図４】本発明の実施の形態１の第３の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図５】本発明の実施の形態１の第４の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図６】本発明の実施の形態２の第１の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図７】本発明の実施の形態２の第２の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図８】本発明の実施の形態２の第３の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図９】本発明の実施の形態２の第４の実施例としての
要部の構成を示す回路図
要部の構成を示す回路図
【図１０】本発明の実施の形態３の第１の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１１】本発明の実施の形態３の第２の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１２】本発明の実施の形態３の第３の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１３】本発明の実施の形態３の第４の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１４】本発明の実施の形態４の第１の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１５】本発明の実施の形態４の第２の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１６】本発明の実施の形態４の第３の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１７】本発明の実施の形態４の第４の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１８】本発明の実施の形態５の第１の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図１９】本発明の実施の形態５の第２の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２０】本発明の実施の形態５の第３の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２１】本発明の実施の形態５の第４の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２２】本発明の実施の形態６の第１の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２３】本発明の実施の形態６の第２の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２４】本発明の実施の形態６の第３の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２５】本発明の実施の形態６の第４の実施例として
の要部の構成を示す回路図
の要部の構成を示す回路図
【図２６】図２〜図１３の回路構成のノイズ削減効果を
示す特性図
示す特性図
【図２７】図１４〜図２５の回路構成のノイズ減衰利得
を示す特性図
を示す特性図
【図２８】従来のスイッチングＤＣ−ＤＣコンバータの
構成例を示す回路図
構成例を示す回路図
【図２９】図２８の回路の主スイッチングトランジス
タ，ドライバ，制御回路を１チップＩＣとした場合の回
路図
タ，ドライバ，制御回路を１チップＩＣとした場合の回
路図
１ 主スイッチングトランジスタ ２ ドライバ ２ａ，２ｂ ドライブ信号 ３ 制御回路 ３ａ 制御信号 ４ 受動部品 １１ フライホイールダイオード １２ 同期整流トランジスタ １００ １チップＩＣ Ｒｄ，Ｒｄ１，Ｒｄ２ 分離抵抗（フィルタ抵抗） Ｃｄ フィルタコンデンサ ＬＳ１ 電源ライン ＬＳ２ 制御回路用配電線 ＬＧ１ グランドライン ＬＧ２ 制御回路用配電線 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 Ｌ コイル Ｃｉｎ，Ｃｏｕｔ 平滑コンデンサ
Claims (5)
- 【請求項１】直流電源を周期的にオン／オフして負荷側
に出力する主スイッチング半導体素子と、前記直流電源
から給電され、前記主スイッチング半導体素子が負荷側
に出力した出力電圧を検出しつつ前記主スイッチング半
導体素子のオン／オフのタイミングを定める制御信号を
出力する制御回路と、同じく前記直流電源から給電さ
れ、前記制御信号に応じて前記主スイッチング半導体素
子をオン／オフするドライブ信号を、前記主スイッチン
グ半導体素子の制御電極に印加する第１のドライブ回路
とを少なくとも１チップとした半導体集積回路を持つス
イッチングＤＣ−ＤＣコンバータにおいて、 前記直流電源からの給電路のうち、前記制御回路及びそ
の付帯回路のみへの給電を行う配線部分としての正及び
負の制御回路用配電線にそれぞれ、もしくは正又は負の
制御回路用配電線のいずれかに、前記制御回路へのノイ
ズ電流の流入を抑制するための前記半導体集積回路の外
部又は内部に設けた抵抗を挿入したことを特徴とするＤ
Ｃ−ＤＣコンバータ。 - 【請求項２】請求項１に記載のＤＣ−ＤＣコンバータに
おいて、 前記半導体集積回路の１チップ内に、前記主スイッチン
グ半導体素子の負荷側の主電極に一方の主電極が接続さ
れ、前記主スイッチング半導体素子のオン／オフに同期
してそれぞれオフ／オンされて、前記主スイッチング半
導体素子のオフ時に負荷電流を転流させる同期整流用の
スイッチング半導体素子と、前記直流電源から給電さ
れ、前記同期整流用スイッチング半導体素子を前記のよ
うにオフ／オンするドライブ信号を、前記同期整流用ス
イッチング半導体素子の制御電極に印加する第２のドラ
イブ回路とを含めたことを特徴とするＤＣ−ＤＣコンバ
ータ。 - 【請求項３】請求項１又は２に記載のＤＣ−ＤＣコンバ
ータにおいて、 前記抵抗を経ずに前記制御回路及びその付帯回路に通じ
る正，負の、少なくともその一方に制御回路用配電線を
含む給電線の線間に、前記制御回路へのノイズ電流を分
流させるための前記半導体集積回路の外部又は内部に設
けたコンデンサを挿入したことを特徴とするＤＣ−ＤＣ
コンバータ。 - 【請求項４】請求項１ないし３のいずれかに記載のＤＣ
−ＤＣコンバータにおいて、 前記制御回路用配電線が前記半導体集積回路の内部に設
けた前記抵抗から前記制御回路へ至る間に、前記半導体
集積回路の外部へ通じる端子を経由しないようにしたこ
とを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項５】請求項３又は４に記載のＤＣ−ＤＣコンバ
ータにおいて、 前記コンデンサが前記半導体集積回路の寄生容量からな
ることを特徴とするＤＣ−ＤＣコンバータ。
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|---|---|---|---|
| JP19433999A JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
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|---|---|---|---|
| JP19433999A JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
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| JP3575339B2 JP3575339B2 (ja) | 2004-10-13 |
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ID=16322954
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|---|---|---|---|
| JP19433999A Expired - Lifetime JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
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| EP (1) | EP1067658B1 (ja) |
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