JP5418817B2

JP5418817B2 - Ｄｃ−ｄｃ変換装置

Info

Publication number: JP5418817B2
Application number: JP2009105462A
Authority: JP
Inventors: 孝宗鈴木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2009-04-23
Filing date: 2009-04-23
Publication date: 2014-02-19
Anticipated expiration: 2029-04-23
Also published as: JP2010259198A; US20100270991A1

Description

本発明は、ＤＣ−ＤＣ変換装置に関し、特に降圧型スイッチングレギュレータに関する。

図９は、特許文献１に開示される従来の降圧型スイッチングレギュレータの構成を示す回路構成図である。
従来の降圧型スイッチングレギュレータは、直流入力電圧Ｖｉｎ’と、ドレイン端子が直流入力電圧Ｖｉｎ’に接続されるＭＯＳＦＥＴから成るスイッチング素子Ｑ１００と、スイッチング素子Ｑ１００のソース端子とグランドとの間に接続される還流ダイオードＤ１００と、還流ダイオードＤ１００に並列に接続されるインダクタＬ１００と出力コンデンサＣｏ’との直列回路と、インダクタＬ１００と出力コンデンサＣｏ’との接続点とグランドとの間に接続される負荷Ｒ１００と、スイッチング素子Ｑ１００をオンオフ制御する制御回路１００と、直流入力電圧Ｖｉｎ’と制御回路１００との間に接続される電圧生成手段２００及び逆流防止ダイオードＤ２００と、から構成される。さらに、従来の降圧型スイッチングレギュレータは、出力コンデンサＣｏ’と制御回路１００との間に接続される切換手段Ｓ１００と、直流出力電圧Ｖｏ’（出力コンデンサＣｏ’の電圧に等しい）に応じて切換手段Ｓ１００を開閉する信号生成手段３００と、を備える。

制御回路１００は、スイッチング素子Ｑ１００を動作させるために外部から入力されるパルス信号ＶＧ’を増幅してゲート駆動信号を出力するドライバ１２０と、ドライバ１２０をバイアスするためのコンデンサ１１０とを有する。信号生成手段３００は、直流出力電圧Ｖｏ’が所定の電圧値Ｖｒｅｆよりも高くなったとき、切換手段Ｓ１００を閉（オン）させると共に、電圧生成手段３００をオフさせる。

従来の降圧型スイッチングレギュレータは、スイッチング素子Ｑ１００をオンオフ制御し、インダクタＬ１００と出力コンデンサＣｏ’とからなるＬＣフィルタを介することで、Ｖｉｎ’をより低い直流出力電圧Ｖｏ’に変換し、負荷Ｒ１００に供給する。

さらに、従来の降圧型スイッチングレギュレータは、起動直後のように直流出力電圧Ｖｏ’が比較的小さいとき、直流入力電圧Ｖｉｎ’からリニアレギュレータを含む電圧生成手段２００を介してコンデンサ１１０を充電する。そして、直流出力電圧Ｖｏ’が比較的高いとき直流出力電圧Ｖｏ’からコンデンサ１１０を充電する。このような動作により、従来の降圧型スイッチングレギュレータは、電圧生成手段２００で発生する損失を低減し、変換効率の高い降圧型スイッチングレギュレータを実現する。

特開第２００１−２５２３９号公報

しかしながら、従来の降圧型スイッチングレギュレータには、下記のように信頼性に問題があった。
ＧＮＤに対する切換手段Ｓ１００と制御回路１００との接続点の電圧をＶ１１０とすると、スイッチング素子Ｑ１００のオンオフに伴いコンデンサ１１０の充電電圧に直流入力電圧Ｖｉｎ’が重畳されるため、スイッチング素子Ｑ１００のオン時に電圧Ｖ１１０が高くなる（図１０）。例えば、時刻ｔ１’において切換手段Ｓ１００が導通することにより直流出力電圧Ｖｏ’からコンデンサ１１０を充電し始めた後、パルス信号ＶＧ’がＬレベルのとき電圧Ｖ１１０は直流出力電圧Ｖｏ’と略等しくなる。また、パルス信号ＶＧ’がＨレベルのとき電圧Ｖ１１０は直流出力電圧Ｖｏ’に直流入力電圧Ｖｉｎ’が重畳した電圧と略等しくなる。このように電圧Ｖ１１０が直流出力電圧Ｖｏ’よりも高くなると、電圧Ｖ１１０が負荷Ｒ１００及び信号生成手段３００に印加され、過電圧により負荷Ｒ１００及び信号生成手段３００が破壊してしまう懸念があり、信頼性に問題があった。

このような負荷Ｒ１００及び信号生成手段３００の破壊は、負荷Ｒ１００及び信号生成手段３００とコンデンサ１１０との間に逆流防止ダイオードを追加することで防止できる。しかしながら、直流出力電圧Ｖｏ’からコンデンサ１１０を充電するときにダイオードのＶｆ（順方向電圧）による損失が発生する。さらに、ダイオードの電圧降下によってゲート駆動信号の電圧レベルが低下し、スイッチング素子Ｑ１００の導通損失が発生する。従って、これらの損失が高効率化を妨げてしまう。

本発明は、上記課題を解決するためになされたものである。従って、本発明は、変換効率及び信頼性が高い降圧型スイッチングレギュレータを提供することである。

上記のような課題を解決するために、請求項１記載の発明は、スイッチング素子をオンオフ制御することで直流入力電圧を所望の直流出力電圧に降圧するスイッチングレギュレータであって、前記スイッチング素子をオンオフ制御する制御回路と、前記スイッチング素子のバイアス電源として前記直流入力電圧を降圧して前記制御回路に出力する電圧生成手段と、を有し、前記直流出力電圧が第１の基準電圧値以上のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給し、且つ、前記スイッチング素子がオン状態のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを停止する切換手段を備えることを特徴とする。
また、上記のような課題を解決するために、請求項４記載の発明は、スイッチング素子と、前記スイッチング素子をオンオフ制御する制御回路と、前記スイッチング素子のバイアス電源として前記直流入力電圧を降圧して前記制御回路に出力する電圧生成手段と、を有し、前記スイッチング素子をオンオフ制御することで直流入力電圧を所望の直流出力電圧に降圧するスイッチングレギュレータの制御方法であって、前記直流出力電圧が第１の基準電圧値以上のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給し、且つ、前記スイッチング素子がオン状態のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを停止することを特徴とする。

本発明の請求項１及び請求項５に係る発明によれば、変換効率及び信頼性が高い降圧型スイッチングレギュレータを提供することができる。

本発明の実施例１に係る降圧型スイッチングレギュレータの構成を示す回路構成図である。本発明の実施例１に係る降圧型スイッチングレギュレータの要部の構成を示す回路構成図である。本発明の実施例１に係る切換手段Ｓ１ａの詳細な構成を示す回路構成図である。本発明の実施例１に係る降圧型スイッチングレギュレータの各部の動作を示す波形図である。本発明の実施例２に係る降圧型スイッチングレギュレータの要部の構成を示す回路構成図である。本発明の実施例２に係る切換手段Ｓ１ｂの詳細な構成を示す回路構成図である。本発明の実施例２に係る降圧型スイッチングレギュレータの各部の動作を示す波形図である。本発明の実施例２の変形例に係る切換手段Ｓ１ｃの詳細な構成を示す回路構成図である。従来の降圧型スイッチングレギュレータの構成を示す回路構成図である。従来の降圧型スイッチングレギュレータの各部の動作を示す波形図である。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。

本発明の実施形態に係る降圧型スイッチングレギュレータは、スイッチング素子Ｑ１と、直流入力電圧Ｖｉｎと、直流出力電圧Ｖｏと、制御回路１と、電圧生成手段２と、切換手段Ｓ１を備える。

図１を用いて、本発明の実施例１に係る降圧型スイッチングレギュレータの構成について説明する。
図１に示す本実施例に係る降圧型スイッチングレギュレータは、直流入力電圧Ｖｉｎと、ドレイン端子が直流入力電圧Ｖｉｎに接続されるｎ型ＭＯＳＦＥＴから成るスイッチング素子Ｑ１と、スイッチング素子Ｑ１のソース端子とグランドとの間に接続される還流ダイオードＤ１と、還流ダイオードＤ１に並列に接続されるインダクタＬ１と出力コンデンサＣｏとの直列回路と、インダクタＬ１と出力コンデンサＣｏとの接続点とグランドとの間に接続される負荷Ｒ１と、スイッチング素子Ｑ１をオンオフ制御する制御回路１と、直流入力電圧Ｖｉｎと制御回路１との間に接続される電圧生成手段２及び逆流防止ダイオードＤ２と、から構成される。さらに、本実施例に係る降圧型スイッチングレギュレータは、出力コンデンサＣｏと制御回路１との間に接続される切換手段Ｓ１と、直流出力電圧Ｖｏ（出力コンデンサＣｏの電圧に等しい）及びスイッチング素子Ｑ１のオンオフ動作に同期して切換手段を制御する信号生成手段３と、を備える。

直流入力電圧Ｖｉｎは、例えば整流回路と平滑回路を含み、降圧型スイッチングレギュレータの外部から供給される電力に基づく直流電圧をスイッチング素子Ｑ１のドレイン端子及び電圧生成手段２の一端に出力する。

スイッチング素子Ｑ１は、制御回路１からゲート端子に入力されるゲート駆動信号に応じて、断続的に直流入力電圧Ｖｉｎをソース端子からインダクタＬ１に出力する。

還流ダイオードＤ１は、アノードがグランドに接続され、カソードがスイッチング素子Ｑ１のソース端子とインダクタＬ１の一端との接続点に接続される。降圧型スイッチングレギュレータにおいて、スイッチング素子Ｑ１がオンするとＶｉｎ−Ｑ１−Ｌ１−Ｃｏ−ＧＮＤの経路で電流が流れ、スイッチング素子Ｑ１がオフするとＤ１−Ｌ１−Ｃｏ−ＧＮＤの経路で電流が流れることで、直流入力電圧Ｖｉｎが降圧される。

インダクタＬ１の他端は、出力コンデンサＣｏと負荷Ｒ１とに接続される。インダクタＬ１及び出力コンデンサＣｏは平滑回路を構成し、出力コンデンサＣｏは、直流入力電圧Ｖｉｎを降圧し平滑化した直流出力電圧Ｖｏを負荷Ｒ１に出力する。

制御回路１は、スイッチング素子Ｑ１のゲート端子にスイッチング動作のオンオフを制御するためのゲート駆動信号を出力する。ゲート駆動信号は、ＨレベルとＬレベルが交互に繰り返される信号であり、１周期におけるＨレベルとＬレベルとのデューティ比率を変化させてスイッチング素子Ｑ１を制御することにより、直流出力電圧Ｖｏを所望の値に近づける。

電圧生成手段２は、例えばリニアレギュレータを含み、直流入力電圧Ｖｉｎを降圧して、制御回路１を駆動するための制御電源及びスイッチング素子Ｑ１を動作させるためのバイアス電源として逆流防止ダイオードＤ２を介して制御回路１に供給する。

逆流防止ダイオードＤ２は、アノードが電圧生成手段２の他端に接続され、カソードが制御回路１に接続される。

切換手段Ｓ１は、制御端子が信号生成手段３に接続され、出力コンデンサＣｏと制御回路１との間を開閉するように接続される。切換手段Ｓ１が閉（オン）のとき、出力コンデンサＣｏと制御回路１との間が導通し、直流出力電圧Ｖｏが、制御回路１を駆動するための制御電源及びスイッチング素子Ｑ１を動作させるためのバイアス電源として制御回路１に供給される。一方、切換手段Ｓ１が開（オフ）のとき、出力コンデンサＣｏと制御回路１との間が絶縁し、制御電源及びバイアス電源の供給が停止する。

信号生成手段３は、出力コンデンサＣｏと制御回路１と切換手段Ｓ１とに接続され、切換手段Ｓ１を開閉するための制御信号を出力する。信号生成手段３は、直流出力電圧Ｖｏの電圧値に応じて切換手段Ｓ１を開閉するとともに、スイッチング素子Ｑ１のオンオフ動作に同期して切換手段を開閉する。

次に、図２乃至図４を用いて、本実施例に係る降圧型スイッチングレギュレータの詳細な構成及び動作について説明する。

図２は、図１に示す本発明に係る降圧型スイッチングレギュレータの要部を示すものである。
本実施例に係る降圧型スイッチングレギュレータにおいて、制御回路１は、外部から入力されるパルス信号ＶＧを増幅してゲート駆動信号をスイッチング素子Ｑ１に出力するドライバ１２と、ドライバ１２をバイアスするためのコンデンサ１１と、を備える。

電圧生成手段２ａは、リニアレギュレータ２１を備える。リニアレギュレータ２１は、直流入力電圧Ｖｉｎを降圧して、制御回路１の制御電源及びドライバ１１のバイアス電源として逆流防止ダイオードＤ２を介して制御回路に供給し、コンデンサ１１を充電する。

信号生成手段３ａは、第１の比較器３１と、ＡＮＤ回路３２と、ＮＯＴ回路３３と、を備える。第１の比較器３１の非反転入力端子は、直流出力電圧Ｖｏが入力され、反転入力端子は、第１の基準電圧Ｖｒｅｆ１が入力され、比較結果に応じて出力端子からＨレベル又はＬレベルの比較信号Ｖ３１を出力する。第１の比較器３１は、直流出力電圧Ｖｏが第１の基準電圧Ｖｒｅｆ１よりも高いときにＨレベルの比較信号をＡＮＤ回路３２の一方の入力端子に出力する。第１の基準電圧Ｖｒｅｆ１は、制御回路１が必要とする電圧値に対応して設定される。

ＡＮＤ回路３２の他方の入力端子はＮＯＴ回路３３の出力が入力され、ＡＮＤ回路３２は演算結果に応じて出力端子からＨレベル又はＬレベルの信号Ｖ３２を出力する。ＡＮＤ回路３２は、第１の比較器３１の出力及びＮＯＴ回路３３の出力がＨレベルのときのみＨレベルの信号を切換手段Ｓ１ａの制御端子に出力し、切換手段Ｓ１ａを閉（オン）させる。

ＮＯＴ回路３３の入力端子は、制御回路１に外部から入力されるパルス信号ＶＧが入力され、このパルス信号ＶＧのＨレベルとＬレベルとを反転して出力する。

図３は、図２に示す切換手段Ｓ１ａの詳細な構成を示す回路構成図である。切換手段Ｓ１ａは、例えばＭＯＳＦＥＴから成るスイッチＳＷ１から成り、スイッチＳＷ１において、ゲート端子がＡＮＤ回路３２の出力端子に接続し、ソース端子が出力コンデンサＣｏ及び寄生ダイオードのアノードに接続し、ドレイン端子が制御回路１及び寄生ダイオードのカソードに接続するように構成することができる。なお、ＳＷ１の寄生ダイオードは、ＭＯＳＦＥＴと独立して設けても良いが、後述する動作を実現するために上記のような整流方向を有することが望ましい。

図４は、図２に示す降圧型スイッチングレギュレータの各部の動作を示すものである。また、図４において、電圧Ｖ１１はＧＮＤに対する切換手段Ｓ１ａと制御回路１との接続点の電圧である。

スイッチング素子Ｑ１のオンオフ動作が開始すると直流出力電圧Ｖｏが徐々に立ち上がる。その後、時刻ｔ１において、直流出力電圧Ｖｏが第１の基準電圧Ｖｒｅｆ１よりも高くなると、第１の比較器３１の出力Ｖ３１が反転しＨレベルとなる。このとき、パルス信号ＶＧがＬレベルになっているので、ＡＮＤ回路３２の出力Ｖ３２がＨレベルとなり、切換手段Ｓ１ａが閉（オン）になる。直流出力電圧Ｖｏから切換手段Ｓ１ａを介してコンデンサ１１が充電されるため、電圧Ｖ１１は直流出力電圧Ｖｏと略等しくなる。

次に、時刻ｔ２において、パルス信号ＶＧがＨレベルになると、ＡＮＤ回路３２の出力Ｖ３２がＬレベルとなり、切換手段Ｓ１ａが開（オフ）になる。直流出力電圧Ｖｏからのコンデンサ１１の充電が停止する。また、スイッチング素子Ｑ１のオンに伴い、コンデンサＣ１の充電電圧に直流入力電圧Ｖｉｎが重畳し、電圧Ｖ１１が直流出力電圧Ｖｏよりも高くなる。

次に、時刻ｔ３において、パルス信号ＶＧがＬレベルになると、ＡＮＤ回路３２の出力Ｖ３２が再びＨレベルとなり、切換手段Ｓ１ａが閉（オン）になる。直流出力電圧Ｖｏからのコンデンサ１１の充電が再開する。

このような動作により、スイッチング素子Ｑ１のオンに伴い電圧Ｖ１１が直流出力電圧Ｖｏよりも高くなるとき、切換手段Ｓ１ａを開にするため、電圧Ｖ１１により負荷Ｒ１及び信号生成手段３ａが破壊することを防止できる。また、このような動作により、スイッチング素子Ｑ１のオンに伴いコンデンサ１１の電荷が出力コンデンサＣｏに放出されることを防止できる。

本実施例に係る降圧型スイッチングレギュレータは、以下の効果を有する。
（１）直流出力電圧Ｖｏが第１の基準電圧Ｖｒｅｆ１より高いとき、直流出力電圧Ｖｏからコンデンサ１１を充電するように切換手段Ｓ１ａを切り換えることで、電圧生成手段２で発生する損失を低減できるため、変換効率が高い降圧型スイッチングレギュレータが得られる。
（２）スイッチング素子Ｑ１がオンし、コンデンサ１１の充電電圧に直流入力電圧Ｖｉｎが重畳されるとき、切換手段Ｓ１ａを開にすることで、負荷Ｒ１及び信号生成手段３ａに過電圧（Ｖ１１）が印加されることを防止できるため、信頼性が高い降圧型スイッチングレギュレータが得られる。
（３）スイッチング素子Ｑ１のオン時にコンデンサ１１が放電することを抑制し、スイッチング素子Ｑ１の不完全導通を防止することで、直流出力電圧Ｖｏを良好に制御することができるため、信頼性が高い降圧型スイッチングレギュレータが得られる。

図５乃至図７を用いて、本発明の実施例２に係る降圧型スイッチングレギュレータの詳細な構成及び動作について説明する。

図５は、図１に示す本発明に係る降圧型スイッチングレギュレータの要部を示すものである。
本実施例に係る降圧型スイッチングレギュレータは、変形された信号生成手段３ｂと、変形された切換手段Ｓ１ｂを備え、そのほかは図２に示す降圧型スイッチングレギュレータと実質的に同一に構成される。

本実施例に係る降圧型スイッチングレギュレータにおいて、信号生成手段３ｂは、第１の比較器３１と、第２の比較器３４と、ＮＡＮＤ回路３５と、ＮＯＲ回路３６と、を備える。第１の比較器３１は、直流出力電圧Ｖｏが第１の基準電圧Ｖｒｅｆ１よりも高いときにＨレベルの比較信号Ｖ３１をＮＡＮＤ回路３５の一方の入力端子に出力する。

第２の比較器３４の反転入力端子は、直流出力電圧Ｖｏが入力され、非反転入力端子は、第１の基準電圧Ｖｒｅｆ１よりも高い第２の基準電圧Ｖｒｅｆ２が入力され、比較結果に応じて出力端子からＨレベル又はＬレベルの比較信号Ｖ３４を出力する。第２の比較器３４は、直流出力電圧Ｖｏが第２の基準電圧Ｖｒｅｆ２よりも低いときにＨレベルの比較信号をＮＡＮＤ回路３５の他方の入力端子に出力する。

ＮＡＮＤ回路３５は、演算結果に応じて出力端子からＨレベル又はＬレベルの信号Ｖ３５を出力する。ＮＡＮＤ回路３５は、第１の比較器３１の出力及び第２の比較器３４の出力がＨレベルのときのみＬレベルの信号をＮＯＲ回路３６の一方の入力端子とスイッチＳＷ３の制御端子に出力する。第２の基準電圧Ｖｒｅｆ２は、制御回路１を構成する素子の絶縁耐圧及びスイッチング素子Ｑ１のゲート・ソース間耐圧に対応して設定される。

ＮＯＲ回路３６は、演算結果に応じて出力端子からＨレベル又はＬレベルの信号Ｖ３６を出力する。ＮＯＲ回路３６は、ＮＡＮＤ回路３５の出力及び制御回路１に外部から入力されるパルス信号ＶＧがＬレベルのときのみＨレベルの信号をスイッチＳＷ２の制御端子に出力し、スイッチＳＷ２を閉（オン）させる。

図６は、図５に示す切換手段Ｓ１ｂの詳細な構成を示す回路構成図である。切換手段Ｓ１ｂは、例えばｎ型ＭＯＳＦＥＴから成るスイッチＳＷ２及びｐ型ＭＯＳＦＥＴから成るＳＷ３を直列接続して成る。スイッチＳＷ２において、ゲート端子がＮＯＲ回路３６の出力端子に接続し、ソース端子がスイッチＳＷ３のソース端子に接続し、ドレイン端子が制御回路１に接続するように構成することができる。スイッチＳＷ２の寄生ダイオードは、アノード端子がソース端子に接続され、カソード端子がドレイン端子に接続される。また、スイッチＳＷ３において、ゲート端子がＮＡＮＤ回路３５の出力端子に接続され、ドレイン端子が出力コンデンサＣｏに接続されるように構成することができる。スイッチＳＷ３の寄生ダイオードは、アノード端子がソース端子に接続され、カソード端子がドレイン端子に接続される。なお、スイッチＳＷ２及びスイッチＳＷ３の寄生ダイオードを使用せずに、ＭＯＳＦＥＴと独立してダイオードを設けても良いが、後述する動作を実現するために上記構成のように互いに異なる整流方向を有することが望ましい。

図７は、図５に示す降圧型スイッチングレギュレータの各部の動作を示すものである。また、図７において、電圧Ｖ１１はＧＮＤに対する切換手段Ｓ１ｂと制御回路１との接続点の電圧である。

スイッチング素子Ｑ１のオンオフ動作が開始した後、時刻ｔ４において、直流出力電圧Ｖｏが第１の基準電圧Ｖｒｅｆ１よりも高くなると、第１の比較器３１の出力Ｖ３１が反転しＨレベルとなる。また、直流出力電圧Ｖｏが第２の基準電圧よりも低いため、第２の比較器３４の出力Ｖ３４はＨレベルとなる。従って、ＮＡＮＤ回路３５の出力Ｖ３５はＬレベルとなる。このとき、パルス信号ＶＧがＨレベルになると、ＮＯＲ回路３６の出力Ｖ３６がＬレベルとなり、切換手段Ｓ１ｂが開（オフ）となる。より詳細には、図６のように切換手段Ｓ１ｂを構成する場合、スイッチＳＷ３が閉（オン）し、スイッチＳＷ２が開（オフ）する。また、スイッチング素子Ｑ１のオンに伴い、コンデンサＣ１の充電電圧に直流入力電圧Ｖｉｎが重畳し、電圧Ｖ１１が直流出力電圧Ｖｏよりも高くなる。

次に、時刻ｔ５においてパルス信号ＶＧがＬレベルになると、ＮＯＲ回路３６の出力Ｖ３６がＨレベルとなり、切換手段Ｓ１ｂが閉（オン）になる。より詳細には、スイッチＳＷ３及びスイッチＳＷ２が閉（オン）する。直流出力電圧Ｖｏから切換手段Ｓ１ｂを介してコンデンサ１１が充電されるため、電圧Ｖ１１は直流出力電圧Ｖｏと略等しくなる。

次に、時刻ｔ６において、パルス信号ＶＧがＨレベルになると、ＮＯＲ回路３６の出力Ｖ３６がＬレベルとなり、切換手段Ｓ１ｂが開（オフ）になる。より詳細には、スイッチＳＷ２が開（オフ）する。直流出力電圧Ｖｏからのコンデンサ１１の充電が停止する。また、スイッチング素子Ｑ１のオンに伴い、コンデンサＣ１の充電電圧に直流入力電圧Ｖｉｎが重畳し、電圧Ｖ１１が直流出力電圧Ｖｏよりも高くなる。

次に、時刻ｔ７において、直流出力電圧Ｖｏが第２の基準電圧Ｖｒｅｆ２よりも高くなると、第２の比較器３４の出力Ｖ３４が反転しＬレベルとなる。従って、ＮＡＮＤ回路３５の出力Ｖ３５はＨレベルとなり、ＮＯＲ回路３６の出力Ｖ３６がＬレベルとなるため、切換手段Ｓ１ｂが開（オフ）となる。より詳細には、パルス信号ＶＧに依らずスイッチＳＷ２及びＳＷ３が開（オフ）に保持される。

このような動作により、スイッチング素子Ｑ１のオンに伴い電圧Ｖ１１が直流出力電圧Ｖｏよりも高くなるとき、切換手段Ｓ１ｂを開にするため、電圧Ｖ１１により負荷Ｒ１及び信号生成手段３ｂが破壊することを防止できる。さらに、直流出力電圧Ｖｏが制御回路１の耐圧よりも高くなるとき、切換手段Ｓ１ｂを開にするため、直流出力電圧Ｖｏにより制御回路１及びスイッチング素子Ｑ１のゲート・ソース間が破壊することを防止できる。

本実施例に係る降圧型スイッチングレギュレータは、実施例１に係る降圧型スイッチングレギュレータと同様の効果のほか、以下の効果を有する。

直流出力電圧Ｖｏが制御回路１の絶縁耐圧よりも高いとき、直流出力電圧Ｖｏからコンデンサ１１を直接的に充電しないため、例えば負荷Ｒ１の電圧要求が高い場合に制御回路１が破壊することを防止できる。従って、信頼性がより高い降圧型スイッチングレギュレータが得られると共に、制御回路１を高耐圧化する必要がないため、制御回路１を小型化でき、降圧型スイッチングレギュレータが比較的安価に構成することができる。

図８は、実施例２の変形例に係る切換手段Ｓ１ｃの詳細な構成を示す回路構成図である。切換手段Ｓ１ｃは、互いに整流方向が異なる複数の寄生ダイオードを有するｎ型ＭＯＳＦＥＴから成るスイッチＳＷ４で構成される。スイッチＳＷ４において、ゲート端子が図５に示すＮＯＲ回路３６の出力端子に接続し、ソース端子が出力コンデンサＣｏに接続し、ドレイン端子が制御回路１に接続するように構成することができる。スイッチＳＷ４の複数の寄生ダイオードは、それぞれのアノード端子が互いに接続され、それぞれのカソード端子がスイッチＳＷ４のドレイン端子及びソース端子に接続される。

このように構成すると、切換手段Ｓ１ｃが１つのＭＯＳＦＥＴで構成されるので、部品点数を削減することができ、小型で安価な降圧型スイッチングレギュレータが得られる。

また、実施例２に係る降圧型スイッチングレギュレータにおいて、直流出力電圧Ｖｏが第２の基準電圧よりも高くなるとき、切換手段Ｓ１ｂが開になると共に直流出力電圧Ｖｏから電圧生成手段２を介してコンデンサ１１を充電するように構成することが望ましい。

このように構成すると、直流出力電圧Ｖｏが制御回路１の耐圧よりも高くなるときにも直流出力電圧Ｖｏからコンデンサ１１を充電することができるため、直流入力電圧Ｖｉｎからコンデンサ１１を充電する場合に比べ、電圧生成手段２で発生する損失を低減できる。従って、変換効率がより高い降圧型スイッチングレギュレータが得られる。

以上、本発明の実施形態の一例として、降圧チョッパ回路における実施例について説明したが、本発明は係る特定の実施形態に限定されるものではなく、例えば同期整流回路等の降圧型スイッチングレギュレータに適用することができる。さらに、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更及び各実施例の組み合わせが可能である。例えば、信号生成手段３の構成は上記構成（３ａ、３ｂ）に限定されるものではなく、論理回路を適宜変更することができる。また、スイッチング素子Ｑ１は、例えば同期整流回路の低圧側スイッチング素子に置き換えることができる。また、切換手段Ｓ１はＭＯＳＦＥＴ以外の素子で構成しても良く、切換手段Ｓ１の開閉と同期して電圧生成手段２がオンオフするように構成しても良く、出力コンデンサＣｏと制御回路１との間に独立した電圧生成手段を設けても良い。また、逆流防止ダイオードＤ２をＭＯＳＦＥＴ等のスイッチに置き換えることができる。

１制御回路
２電圧生成手段
３信号生成手段
Ｓ１切換手段
Ｑ１スイッチング素子
Ｖｉｎ直流入力電圧
Ｖｏ直流出力電圧
Ｄ１還流ダイオード
Ｄ２逆流防止ダイオード
Ｌ１インダクタ
Ｃｏ出力コンデンサ
Ｒ１負荷

Claims

スイッチング素子をオンオフ制御することで直流入力電圧を所望の直流出力電圧に降圧するスイッチングレギュレータであって、
前記スイッチング素子をオンオフ制御する制御回路と、
前記スイッチング素子のバイアス電源として前記直流入力電圧を降圧して前記制御回路に出力する電圧生成手段と、を有し、
前記直流出力電圧が第１の基準電圧値以上のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給し、且つ、前記スイッチング素子がオン状態のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを停止する切換手段を備えることを特徴とするスイッチングレギュレータ。
前記直流出力電圧が前記第１基準電圧値よりも大きい第２基準電圧値以上のとき、前記切換手段が前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを停止することを特徴とする請求項１記載のスイッチングレギュレータ。
前記直流出力電圧が前記第２基準電圧値以上のとき、前記直流出力電圧を降圧して前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを特徴とする請求項１又は２記載のスイッチングレギュレータ。
スイッチング素子と、前記スイッチング素子をオンオフ制御する制御回路と、前記スイッチング素子のバイアス電源として前記直流入力電圧を降圧して前記制御回路に出力する電圧生成手段と、を有し、前記スイッチング素子をオンオフ制御することで直流入力電圧を所望の直流出力電圧に降圧するスイッチングレギュレータの制御方法であって、
前記直流出力電圧が第１の基準電圧値以上のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給し、且つ、前記スイッチング素子がオン状態のとき前記直流出力電圧を前記スイッチング素子のバイアス電源として供給することを停止することを特徴とするスイッチングレギュレータの制御方法。