JP2007053157A - 半導体装置およびその製造方法 - Google Patents

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Hitohisa Sato
仁久 佐藤
Keiichi Okawa
啓一 大川
Atsushi Nishikizawa
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Abstract

【課題】 パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。また、半導体チップのサイズを縮小化できる技術を提供することにある。
【解決手段】 半導体チップ２０には、パワートランジスタが形成されたパワートランジスタ形成領域２１、ロジック回路が形成されたロジック回路形成領域２２およびアナログ回路が形成されたアナログ回路形成領域２３が形成されている。そして、パワートランジスタ形成領域２１には、パッド２５が形成されており、このパッド２５とリード２７ａとはワイヤ２９よりも断面積の大きいクリップ２８で接続されている。一方、ボンディングパッド２４は、ワイヤ２９によって接続されている。
【選択図】 図５

Description

本発明は、半導体装置およびその製造技術に関し、特に、１つの半導体チップ上にパワートランジスタと制御用集積回路とを形成する半導体装置およびその製造技術に適用して有効な技術に関するものである。
パワートランジスタを単体で構成した、いわゆるディスクリートなパワートランジスタでは、複雑な配線を形成する必要がないため、厚膜の配線が使用されている。厚膜の配線を使用することにより、配線の断面積が大きくなるので、オン抵抗を下げることができる。さらに、厚膜の配線を使用することにより、ボンディングパッドに金線ワイヤをボンディングする際のボンディングダメージを低減することができることから、ボンディングパッド下にパワートランジスタを配置することができる。
ディスクリートなパワートランジスタでは、例えば、特開２０００−４９１８４号公報（特許文献１）に記載されているように、パワートランジスタのソース電極に接続するボンディングワイヤを太くする一方、ゲート電極に接続するボンディングワイヤを細くする技術が開示されている。
また、特開２００４−１５３２３４号公報（特許文献２）には、パワートランジスタのソース電極と外部端子の接続に太い金属ストラップを使用し、ゲート電極と外部端子の接続に細い金属ストラップを使用している技術が開示されている。
次に、パワートランジスタを形成した半導体チップとロジック回路を形成した半導体チップを一つのパッケージで封止した半導体装置がある。このような半導体装置においては、例えば、特開平１１−２０４７２４号公報（特許文献３）に記載されているように、パワートランジスタを形成した半導体チップを太いボンディングワイヤで接続し、ロジック回路を形成した半導体チップを細いボンディングワイヤで接続している技術がある。
さらに、パワートランジスタと制御用集積回路を一つの半導体チップに形成している技術があるが、この場合、半導体チップと外部端子（リード）との接続はボンディングワイヤで行なわれている。そして、ボンディング時のダメージを避ける観点からボンディングパッド下には素子を形成しないようにしている。
特開２０００−０４９１８４号公報 特開２００４−１５３２３４号公報 特開平１１−２０４７２４号公報
近年、半導体装置の実装面積を低減する要求や顧客からの組み立て簡素化の要求から、パワートランジスタと制御用集積回路（ロジック回路やアナログ回路）を一つの半導体チップに形成することが行なわれている。
パワートランジスタと制御用集積回路とを一つの半導体チップに形成する際には、制御用集積回路の高集積化を図るため、微細配線が用いられる。この微細配線を形成するため、半導体製造工程では、アルミニウム膜による薄膜配線技術が使用される。
しかし、パワートランジスタと制御用集積回路を一つの半導体チップに搭載しているので、制御用集積回路の配線を微細配線にすると、パワートランジスタの配線も微細配線となる。パワートランジスタでは、厚膜配線を使用した方が配線の断面積が大きくなりオン抵抗を小さくできることから望ましい。ところが、制御用集積回路の高集積化を図るために薄膜配線を使用しているので、配線の断面積が小さくなりオン抵抗が増大するという問題点がある。すなわち、パワートランジスタと制御用集積回路を１チップ化することで、パワートランジスタのオン抵抗が増加し、消費電力が増大する問題点が生じる。
また、ディスクリートなパワートランジスタでは、厚膜配線を使用することができるので、ボンディングパッドでのボンディングダメージを、厚膜配線で緩和できる。このため、ボンディングパッド下にパワートランジスタを配置しても問題は生じない。しかし、パワートランジスタと制御用集積回路を１チップ化すると、パワートランジスタの配線は厚膜配線ではなく薄膜配線となる。このため、ボンディングパッドでのボンディングダメージに対する耐性が小さくなる。したがって、ボンディングパッド下にパワートランジスタを配置することができず、半導体チップの面積が増大する問題が発生する。
本発明の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。
また、本発明の他の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、半導体チップのサイズを縮小化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、（ａ）半導体チップと、（ｂ）前記半導体チップに形成された第１領域および第２領域と、（ｃ）前記第１領域に形成された複数の第１ボンディングパッドと、（ｄ）前記第２領域に形成された複数の第２ボンディングパッドとを備える。さらに、（ｅ）複数の第１リードおよび複数の第２リードと、（ｆ）前記第１ボンディングパッドと前記第１リードとを電気接続する第１導電体と、（ｇ）前記第２ボンディングパッドと前記第２リードとを電気接続する第２導電体とを備える。そして、前記第１導電体の断面積は、前記第２導電体の断面積よりも大きいことを特徴とするものである。
本発明による半導体装置の製造方法は、（ａ）第１領域および第２領域を有する半導体チップを、複数の第１リードおよび複数の第２リードを有するリードフレームに搭載する工程と、（ｂ）前記第１領域に形成されている第１ボンディングパッド上および前記第１リード上に接続材を形成する工程とを備える。そして、（ｃ）前記第１ボンディングパッドと前記第１リードとをクリップを用いて電気接続する工程と、（ｄ）前記半導体チップに熱処理を加える工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記第２領域に形成されている第２ボンディングパッドと前記第２リードとをワイヤを用いて電気接続する工程とを備えることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタ形成領域のボンディングパッドと外部端子（リード）とをワイヤでなくクリップで電気接続する。このように、ワイヤより断面積の大きいクリップを用いることで、パワートランジスタのオン抵抗を低減できるため、パワートランジスタの消費電力を低減できる。また、パワートランジスタ形成領域において、ボンディングパッドとリードとをワイヤでなくクリップで接続することにより、チップ上の配線抵抗を低減でき、またボンディングダメージを抑制することができる。このため、ボンディングパッド下にパワートランジスタなどの素子を配置することができるので、半導体チップの小型化を実現することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態は本実施の形態における半導体装置をハードディスク装置に適用したものである。図１は、ハードディスク装置の回路ブロック図を示したものである。図１において、ハードディスク装置は、ＭＣＵ（Micro Controller Unit）１、ＨＤＤ用モータドライバＩＣ２、スピンドルモータ３、Ｒｓｎｓ４、ＶＣＭ（Voice Coil Motor）５を有している。
ＭＣＵ１は、ハードディスク装置全体を制御するマイコンであり、デジタル信号処理を行なうように構成されている。ＨＤＤ用モータドライバＩＣ２は、スピンドルモータ３の回転制御、ＶＣＭ５に接続されているヘッドアームの位置決め制御、電源電圧の監視や所定電圧の生成などを行なうことができるように構成されている。このＨＤＤ用モータドライバＩＣ２は、一つの半導体チップから構成され、半導体チップにはパワートランジスタ、ロジック回路（デジタル回路）およびアナログ回路が形成されている。本明細書では、ロジック回路とアナログ回路を合わせて制御用集積回路と呼ぶ。すなわち、制御用集積回路とは、ＨＤＤ用モータドライバＩＣ２内に形成されているロジック回路およびアナログ回路を言うものとする。本実施の形態における半導体装置は、このＨＤＤ用モータドライバＩＣ２に適用されるものである。
スピンドルモータ３は、ハードディスクを構成する円盤を回転させるためのモータであり、Ｒｓｎｓ４は、スピンドルモータ３に流れる電流を検知するものである。ＶＣＭ５は、ハードディスクに読み書きするヘッドアームに接続されており、このヘッドアームの位置決めを行なうようになっている。
ハードディスク装置は上記のように構成されており、さらにＨＤＤ用モータドライバＩＣ２の詳細な構成について説明する。ＨＤＤ用モータドライバＩＣ２は、パワートランジスタ部、ロジック回路部およびアナログ回路部を有している。パワートランジスタ部には、パワートランジスタ６およびパワートランジスタ７が形成されている。パワートランジスタ６は、スピンドルモータ３に接続されており、スピンドルモータ３に電流を供給するドライバ回路として機能する。一方、パワートランジスタ７は、ＶＣＭ５に接続されており、ＶＣＭ５に電流を供給するドライバ回路として機能する。
ロジック回路（デジタル回路）部には、デジタルＰＷＭシステム８、シリアルＩ／Ｏ９、コントロールロジック部１０などを有している。デジタルＰＷＭシステム８は、急激な電流変化を起こさないようにスピンドルモータ３を制御することにより、滑らかにスピンドルモータ３を動作させることができるようになっている。このデジタルＰＷＭシステム８により、スピンドルモータ３の回転むらがなくなり、スピンドルモータ３の回転時における騒音を抑制することができる。デジタルＰＷＭシステム８によるスピンドルモータ３の制御は、スピンドルモータ３に供給される電流をＲｓｎｓ４で検知した結果に基づいて行なわれる。すなわち、Ｒｓｎｓ４での検知結果をフィードバックしてデジタルＰＷＭシステム８によるスピンドルモータ３の制御が行なわれる。
シリアルＩ／Ｏ９は、ＭＣＵ１とＨＤＤ用モータドライバＩＣ２との間でデジタル信号の入出力を行なう際に使用される。例えば、ＭＣＵ１から出力されたデジタル信号は、シリアルＩ／Ｏ９に入力される。そして、デジタル信号は、シリアルＩ／Ｏ９から出力されると、ＤＡコンバータを介してアナログ信号に変換される。変換されたアナログ信号は、コントロールロジック部１０によるスイッチング動作により、パワートランジスタ７に伝達され、ＶＣＭ５に電流が供給される。これにより、ＶＣＭ５が動作してヘッドアームがハードディスクの所定位置に移動される。コントロールロジック部１０は、シリアルＩ／Ｏ９から出力され、ＤＡコンバータでアナログ変換されたアナログ信号をパワートランジスタ７に伝達するスイッチング動作をするように構成されている。そして、電源供給が突然遮断された場合のように異常事態が生じたとき、コントロールロジック部１０は、シリアルＩ／Ｏ９からの信号をパワートランジスタ７に伝達しないように接続を切り離し、アナログ回路であるリトラクトコントロール部１１からの信号をパワートランジスタ７に伝達するようにスイッチング動作をする。これにより、パワートランジスタ７に接続されているＶＣＭ５を動作させて、ヘッドアームを安全な場所に退避させる。このようにコントロールロジック部１０は、デジタル回路から構成され、シリアルＩ／Ｏ９からの信号とリトラクトコントロール部１１からの信号のいずれかにパワートランジスタ７を接続するスイッチとして機能する。すなわち、コントロールロジック部１０は、ＶＣＭ５へ供給する電流を制御してヘッドアームを動作させる機能を有している。
次に、アナログ回路部は、上述したリトラクトコントロール部１１の他に、ヘッドスピード検知部１２、衝撃検知部１３、３．３Ｖシリーズレギュレータ１４、スイッチングレギュレータ１５、負電圧生成レギュレータ１６、パワーモニタ１７、パワーオンリセット部１８およびブースタ１９などを有している。
ヘッドスピード検知部１２は、ＶＣＭ５が接続されているヘッドアームのスピードを検知するように構成されており、このヘッドスピード検知部１２によって検知したスピードに基づいて、ＶＣＭ５を制御するようになっている。これにより、ヘッドアームの制御を正確に行なうことができる。衝撃検知部１３は、ハードディスク装置に衝撃が加わった場合に、システムを緊急停止させるようにするため、ハードディスク装置に加わる衝撃を検知するように構成されている。
また、３．３Ｖシリーズレギュレータ１４は、例えば５Ｖや１２Ｖの電源電圧から３．３Ｖの電圧を生成するように構成され、スイッチングレギュレータ１５は、電源電圧から１．１〜２．５Ｖの電圧を生成するように構成されている。また、負電圧生成レギュレータ１６は、電源電圧から負電圧を生成するようになっている。これらのレギュレータで生成された電圧は、例えばＭＣＵ１に供給される。なお、各レギュレータの方式及び電圧は顧客の仕様などで異なるため、ＩＣによって異なるケースが多い。
パワーモニタ１７は、電源電圧に異常がないか監視する機能を有し、例えば、電源電圧に許容範囲以下の変動がある場合には、パワーリセット部１８によってリセット信号が、ＨＤＤ用モータドライバＩＣ２からＭＣＵ１に出力される。ブースタ１９は、電源電圧から電源電圧以上の電圧を生成する昇圧回路である。このブースタ１９で生成された電圧は、例えばパワートランジスタ６、７のゲート電極に供給される。ブースタ１９で生成された電圧は、ＨＤＤ用モータドライバＩＣ２内の回路で使用される。
このようにＨＤＤ用モータドライバＩＣ２には、ロジック回路およびアナログ回路からなる制御用集積回路と、パワートランジスタが形成されており、これらの回路が一つの半導体チップに形成されている。以下に、ＨＤＤ用モータドライバＩＣ２が形成された半導体チップのレイアウト構成について説明する。
図２は、ＨＤＤ用モータドライバＩＣ２が形成された半導体チップ２０のレイアウト構成の一例を示した図である。図２に示すように、半導体チップ２０には、パワートランジスタ形成領域（第１領域）２１、ロジック回路形成領域（第２領域）２２およびアナログ回路形成領域（第２領域）２３が形成されている。パワートランジスタ形成領域２１には、パワートランジスタが形成され、ロジック回路形成領域２２には、デジタル回路が形成されている。また、アナログ回路形成領域２３には、アナログ回路が形成されている。
半導体チップ２０の外周部には、ボンディングパッド（第２ボンディングパッド）２４が形成されている。このボンディングパッド２４は、ロジック回路やアナログ回路に接続されているものであるが、ロジック回路形成領域２２やアナログ回路形成領域２３上には形成されていない。これは、以下に説明する理由によるものである、すなわち、ボンディングパッド２４上には、金線などからなるワイヤ（第２導電体）がボンディングされる。このとき、ボンディングパッド２４の下にロジック回路やアナログ回路を構成する素子が形成されていると、ボンディング時の衝撃によって素子がダメージを受け損傷するおそれがある。したがって、このような不都合を回避するため、ボンディングパッド２４をロジック回路形成領域２２やアナログ回路形成領域２３以外の領域に形成している。
一方、パワートランジスタ形成領域２１には、パワートランジスタに接続するパッド（第１ボンディングパッド）２５が形成されている。従来技術として、図２のようにパワートランジスタ形成領域２１にパッド２５を形成した場合、パッド２５下には素子は配置していない。これに対し、本実施の形態では、パッド２５下に素子を配置しているが、この点が本実施の形態における半導体装置の特徴の一つである。すなわち、パッド２５をパワートランジスタ形成領域２１に形成し、パッド２５下に素子を形成することで、半導体チップ２０の面積を低減することができる。つまり、半導体チップ２０のサイズを縮小することができる。このため、一枚の半導体ウェハから取得できる半導体チップ２０の数を増加させることができ、半導体チップ２０のコストを低減することができる。ここで、パワートランジスタ形成領域２１上にパッド２５を形成すると、パッド２５を金線などでボンディングする際、パッド２５下に存在するパワートランジスタにダメージを与えることが懸念される。しかし、本実施の形態では、パワートランジスタ形成領域２１に形成しているパッド２５は金線などを用いてワイヤボンディングしないようにしている。すなわち、パワートランジスタ形成領域２１に形成しているパッド２５は、後述するようにパワートランジスタのオン抵抗を低減するため、ワイヤより断面積の大きいクリップ（第１導電体）を用いて接続する。クリップによる接続では、パッド２５に衝撃を与えることがないので、パッド２５下に形成されているパワートランジスタにダメージを与えることを抑制できる。このような理由から、パッド２５をパワートランジスタ形成領域２１上に形成して、パッド２５による占有面積の増加を防止している。
パワートランジスタ形成領域２１上に形成されているパッド２５の面積は、半導体チップ２０の外周部に形成されているボンディングパッド２４の面積に比べて大きくなっている。パッド２５とクリップとの接続面積を大きくすることにより、パワートランジスタのオン抵抗を低減するためである。このパッド２５の最小ピッチ間隔は、ボンディングパッド２４の最小ピッチ間隔よりも大きくなっている。これは、パッド２５に接続するクリップの断面積が、ボンディングパッド２４に接続する金線（ボンディングワイヤ）の断面積に比べて大きいので、隣り合うパッド２５のショートを防止する必要があるからである。このため、パッド２５の最小ピッチ間隔は、ボンディングパッド２４の最小ピッチ間隔よりも大きくなっている。他の観点から言えば、パッド２５に接続されているパワートランジスタに比べて、ボンディングパッド２４に接続されている制御用集積回路の素子では、集積度が高いため、ボンディングパッド２４の最小ピッチ間隔は、パッド２５の最小ピッチ間隔に比べて小さくなっている。
半導体チップ２０において、オン抵抗の低減要求があるのは主に消費電力に影響を与えるパワートランジスタである。したがって、本実施の形態では、パワートランジスタに接続するパッド２５の面積を大きくするとともに、断面積の大きいクリップを用いて接続するようにしている。これに対し、ロジック回路やアナログ回路からなる制御用集積回路では、集積度を向上させることが要求されている。このため、制御用集積回路に接続するボンディングパッド２４を小さくするとともに最小ピッチ間隔を小さくしている。このように制御用集積回路に接続するボンディングパッド２４は、小さく形成されるため、隣接するボンディングパッド２４間でショートが発生しないように、断面積の小さい金線（ボンディングワイヤ）を用いて接続するようにしている。
図３は、半導体チップ２０のレイアウト構成の他の一例を示した図である。図３においても、半導体チップ２０には、パワートランジスタ形成領域２１、ロジック回路形成領域２２およびアナログ回路形成領域２３が形成されている。そして、それぞれの形成領域には、それぞれパワートランジスタ、ロジック回路あるいはアナログ回路が形成されている。半導体チップ２０の外周部にはボンディングパッド２４が形成され、パワートランジスタ形成領域２１上にはパッド２５が形成されている点は図２と同様である。ボンディングパッド２４は、ロジック回路やアナログ回路からなる制御用集積回路と接続されており、パッド２５は、パワートランジスタと接続されている。
図３に示すレイアウト構成においても、パワートランジスタ形成領域２１上にパッド２５が形成されているため、半導体チップ２０のサイズの縮小化が図られている。また、パッド２５の面積をボンディングパッド２４の面積に比べて大きくするとともに、パッド２５をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。
図４は、半導体チップ２０のレイアウト構成の他の一例を示した図である。図４においても、半導体チップ２０は図２および図３と同様の構成をしているが、その構成要素の配置が異なる。しかし、図４においても、パワートランジスタ形成領域２１上にパッド２５が形成されているため、半導体チップ２０のサイズの縮小化が図られている。また、パッド２５の面積をボンディングパッド２４の面積に比べて大きくするとともに、パッド２５をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。
図２〜図４に示すように、半導体チップ２０のレイアウト構成は対象製品によって色々考えられるが、どの場合においても、半導体チップ２０のサイズの縮小とパワートランジスタのオン抵抗を低減できる構成となっている。
次に、図５は、図２に示す半導体チップ２０をリードフレーム２６に搭載した図である。図５に示すように、半導体チップ２０のパワートランジスタ形成領域２１には、パッド２５が形成されており、このパッド２５は、リードフレーム２６に形成されたリード（第１リード）２７ａとクリップ２８を用いて接続されている。一方、半導体チップ２０の外周部には、ボンディングパッド２４が形成されており、このボンディングパッド２４は、リードフレーム２６に形成されたリード（第２リード）２７ｂとワイヤ２９を用いて接続されている。
このように、パッド２５とリード２７ａとをクリップ２８で接続することにより、パッド２５に接続しているパワートランジスタのオン抵抗を小さくすることができる。すなわち、パッド２５の面積はボンディングパッド２４の面積よりも大きく形成し、さらに、このパッド２５とリード２７ａとをワイヤ２９よりも断面積の大きいクリップ２８で接続している。これにより、パッド２５とリード２７ａとの接続抵抗を低減することができるので、パッド２５に接続しているパワートランジスタのオン抵抗を低減することができる。
従来、パワートランジスタに接続するボンディングパッドもワイヤを用いて接続されていた。しかし、ワイヤの断面積は小さいので、ボンディングパッドとリードとの接続抵抗が大きくなり、パワートランジスタのオン抵抗が大きくなっていた。パワートランジスタのオン抵抗が大きいと、半導体装置全体の消費電力も増加してしまう問題点が生じていた。
そこで、本実施の形態では、パワートランジスタに接続するパッド２５とリード２７ａをワイヤではなくワイヤよりも断面積の大きいクリップ２８を用いて接続している。抵抗は、断面積の大きさに反比例するので、断面積の大きなクリップ２８を使用することにより、パワートランジスタのオン抵抗を低減することができる。クリップ２８の材料としては、例えば抵抗率の小さい銅やアルミニウムを使用することができる。
また、本実施の形態によれば、パッド２５とリード２７ａとをクリップ２８を用いて接続している。クリップ２８による接続では、ワイヤによる接続時に発生するボンディング
ダメージを防止することができる。このため、パワートランジスタが形成されているパワートランジスタ形成領域の真上にパッド２５を形成しても、クリップ２８で接続する際、ダメージをパワートランジスタに与えることはない。したがって、パワートランジスタ形成領域にパッド２５を配置することができる。このため、パワートランジスタ形成領域の外部にパッド２５を配置する場合に比べて、半導体チップ２０のサイズを縮小化することができる。このように、本実施の形態によれば、パワートランジスタに接続するパッド２５とリード２７ａとをクリップ２８で接続する構成をとることにより、パワートランジスタのオン抵抗を低減することができるだけでなく、同時に半導体チップの縮小化も実現することができる。
なお、本実施の形態では、パッド２５とリード２７ａとの接続部における抵抗率を低減することができるので、パワートランジスタ回路全体のオン抵抗を一定値に保つ場合、パワートランジスタ自体の集積率を向上させることもできる。すなわち、パッド２５とリード２７ａの接続部における抵抗率を低減できるので、パワートランジスタ自体（配線を含む）の集積度を上げてもオン抵抗が一定値から上昇しなくすることができる。一般にパワートランジスタ自体の素子定数、即ち面積を小さくするとオン抵抗が増加するが、本実施の形態では、パッド２５とリード２７ａの接続部における抵抗率を下げることができるので、抵抗率が下がった分、パワートランジスタの面積を縮小することができる。これによれば、オン抵抗を一定値から増加させることなく、パワートランジスタの集積度を向上することができ、半導体チップ２０の縮小化を実現することができる。すなわち、オン抵抗をそれほど下げる必要がない場合、本実施の形態によれば、さらに半導体チップ２０の縮小化によるコスト低減を図ることができる。
一方、半導体チップ２０の外周部に形成されたボンディングパッド２４とリード２７ｂとは、例えば金線からなるワイヤ２９で接続されている。ボンディングパッド２４は、ロジック回路やアナログ回路（制御用集積回路）と接続されている。ボンディングパッド２４では、ワイヤ２９に接続する際のボンディングダメージが懸念されるため、ボンディングパッド２４をロジック回路形成領域２２やアナログ回路形成領域２３よりなる制御用集積回路形成領域の外部に形成している。
ここで、制御用集積回路については、多機能化の市場要求から多数のＩ／Ｏピン、即ちボンディングパッドが必要となる。このためボンディングパッド間隔の集積度を向上させる要求がある。したがって、ボンディングパッド２４とリード２７ｂとを断面積の小さいワイヤ２９で接続している。すなわち、ボンディングパッド２４とリード２７ｂとをクリップで接続する場合、クリップの断面積が大きいので、隣接するボンディングパッド２４の間隔を広げる必要がある。すると、半導体チップ２０のサイズが大きくなり、集積度向上を図ることができなくなる。そこで、ボンディングパッド２４とリード２７ｂとは、断面積の小さいワイヤ２９で接続することにより、集積度を維持している。
このように本実施の形態では、オン抵抗の低減を図る必要のあるパワートランジスタと、集積度の向上を図る必要のある制御用集積回路とを一つの半導体チップに形成する場合に、パワートランジスタの接続に断面積の大きいクリップを使用する一方、制御用集積回路の接続にワイヤを使用している。これにより、パワートランジスタのオン抵抗を低減することができるとともに、半導体チップのサイズの縮小化を実現することができる。つまり、半導体チップのサイズの縮小化の観点からは、パワートランジスタおよび制御用集積回路の集積化を向上させる必要があるが、パワートランジスタのオン抵抗を低減する観点からはパワートランジスタの集積度を上げない方が望ましい。この相反する要求は、上述したように、パワートランジスタの接続にクリップを使用するとともに、制御用集積回路の接続にワイヤを使用することにより実現できる。したがって、相反する要求を同時に解決できる本実施の形態の半導体装置は、きわめて実用的価値が高く有用である。
図６は、半導体チップ２０をリードフレーム２６に搭載する別の一例を示した図である。図６が図５と異なる点は、図５では、複数のパッド２５（図５では３つ）を一つのクリップ２８で一つのリード２７ａに接続している。これに対し、図６では、複数のパッド２５ではなく、これよりも面積の大きい一つのパッド３０を形成しておき、このパッド３０とリード２７ａとをクリップ２８で接続している点である。このように構成することにより、パッド３０の面積が複数のパッド２５を合わせた面積よりも大きくなるので、パッド３０とリード２７ａとの接続抵抗をさらに低減することができる上、チップ上の配線抵抗を下げる効果を大きくすることができるため、パワートランジスタのオン抵抗をさらに低減することができる。
次に、図７は、図５のＡ−Ａ線で切断した断面図である。図７に示すように、半導体基板３１のパワートランジスタ形成領域上には、パワートランジスタ３２が形成されており、このパワートランジスタ３２上には、層間絶縁膜を介して第１配線３３が形成されている。パワートランジスタ３２と第１配線とは層間絶縁膜に形成されたプラグを介して電気接続されている。そして、第１配線３３上には、層間絶縁膜を介して第２配線３４が形成され、第２配線３４上には、層間絶縁膜を介して第３配線（ボンディングパッド）３５が形成されている。第１配線３３と第２配線３４の接続、第２配線３４と第３配線３５の接続は、プラグを介して行なわれている。第３配線３５上には、表面保護膜として機能するパッシベーション膜３６が形成されており、このパッシベーション膜３６には、第３配線３５の表面を露出する開口部３７が形成されている。開口部３７から露出する第３配線３５上にはニッケル膜、金膜およびパラジウム膜の積層膜からなる表面処理膜３８が形成されている。そして、表面処理膜３８上に接続材３９が形成されている。表面処理膜３８は、接続材３９と第３配線３５との接続性向上のために形成されるものであり、接続材３９は、例えば、半田あるいは導電性の樹脂ペーストから構成されている。接続材３９上にはクリップ４０が接続されている。すなわち、ボンディングパッドとなる第３配線３５とクリップ４０とは接続材３９を介して電気接続されている。このように本実施の形態では、パワートランジスタ３２の真上にクリップ４０が形成されているので、クリップ４０をパワートランジスタ形成領域以外の領域に形成する場合に比べて半導体チップの縮小化を図ることができる。
一方、ワイヤボンディング領域には、第３配線（ボンディングパッド）３５が形成されているが、この第３配線３５の下には、素子および配線は形成されていない。第３配線３５上にはパッシベーション膜３６が形成されており、このパッシベーション膜３６を開口する開口部４１が形成されている。この開口部４１の底部において、第３配線３５が露出している。そして、この開口部４１から露出する第３配線３５上に、例えば金線からなるワイヤ４２が接続されている。このワイヤボンディング領域においては、ワイヤボンディング時にダメージを与えることから、ワイヤボンディング領域には、素子および配線は形成されていない。
以下に、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ４０の形成領域下にパワートランジスタを形成している理由について図８および図９を参照して説明する。
図８は、金線からなるワイヤ４３を用いてボンディングパッド４４にワイヤボンディングした様子を示す図である。図８において、ワイヤ４３をボンディングパッド４４に接続する際、例えば２００℃〜２５０℃の熱負荷を加えるとともに１Ｗ以下の超音波を印加する。そして、ボンディングツールによって、例えば２０ｇ〜５０ｇの荷重を加えてボンディングする。このとき、ボンディングツールによって荷重が加えられるので、ボンディングパッド４４が形成されている半導体基板にダメージが加わる。このため、ワイヤボンディング領域の下に素子が形成されている場合、ワイヤボンディングにより素子にダメージが与えられ破壊されるおそれがある。特に、ＩＣのような分野ではディスクリートなトランジスタなどと異なり、ある程度パワートランジスタ形成領域が大きくなってでもチップ全体の集積度向上のため、薄膜ＡＬプロセスを採用することにより微細配線を実現し、制御用集積回路の集積化を向上させている。配線および素子は微細加工されているので、ダメージを受けやすくなっている。そこで、ワイヤボンディング領域の下には素子を形成せずに、それ以外の場所に制御用集積回路を形成している。
一方、図９はクリップ４５を用いてパッド４６に接続した様子を示す図である。図９において、クリップ４５とパッド４６とは接続材４７を介して接続されている。このとき、接続材として半田を用いる場合には、熱負荷として３００℃〜３５０℃、導電性の樹脂ペーストを用いる場合には、熱負荷として１５０℃〜２００℃が加えられる。しかし、ワイヤボンディングの場合のように荷重は加えられず、クリップ４５が接続材４７上に搭載される。したがって、クリップ４５に荷重が加えられないので、パッド４６が形成されている半導体基板にダメージを与えることはない。このため、クリップ４５下の半導体基板にパワートランジスタを形成しても、パワートランジスタにダメージを与えることはない。
このような理由から、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ４５の形成領域下にパワートランジスタを形成している。ただし、ワイヤボンディング領域のボンディングパッドとなる第３配線３５の下層配線との接続に複数のプラグを形成してダメージに備える補強などをすることにより、ワイヤボンディング領域の下に制御用集積回路を形成することも可能である。この場合、さらに半導体チップの小型化を推進することができる。
図７においては、パワートランジスタ形成領域とワイヤボンディング形成領域が図示されているが、ＨＤＤ用モータドライバＩＣが形成された半導体チップには制御用集積回路形成領域もある。この制御用集積回路形成領域には、制御用集積回路が形成されている。具体的には、ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）や抵抗、バイポーラトランジスタなどよりなるトランジスタや金属膜よりなる配線が形成されている。ここで、パワートランジスタ形成領域に形成されているパワートランジスタと制御用集積回路形成領域に形成されているトランジスタを比較する。このとき、パワートランジスタ形成領域に形成されているパワートランジスタの最小ゲート長は、制御用集積回路形成領域に形成されているトランジスタの最小ゲート長以上となっており、パワートランジスタ形成領域の最小ゲート幅は、制御用集積回路形成領域の最小ゲート幅より大きい値となっている。これは、パワートランジスタに比べて制御用集積回路の集積度が高くなっているからである。同様の理由により、パワートランジスタ形成領域に形成されている配線の幅や最小間隔は、制御用集積回路形成領域に形成されている配線の幅や最小間隔に比べて大きくなっている。
次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。図１０は、本実施の形態における半導体装置の製造工程を示したフローチャートである。
まず、図１１に示すように、複数のリード２７ａ、２７ｂが形成されたリードフレーム２６上に半導体チップ２０を搭載する（図１０のＳ１０１）。このとき、半導体チップ２０には、パワートランジスタ形成領域２１、ロジック回路形成領域２２およびアナログ回路形成領域２３よりなる制御用集積回路形成領域が形成されており、それぞれの領域にそれぞれパワートランジスタ、ロジック回路、アナログ回路が形成されている。また、半導体チップ２０の外周部には、ロジック回路あるいはアナログ回路に接続するボンディングパッド２４が形成され、パワートランジスタ形成領域には、パワートランジスタに接続するパッド２５が形成されている。すなわち、パッド２５の真下にパワートランジスタなどの素子が形成されている。パッド２５の面積は、ボンディングパッド２４の面積に比べて大きくなっている。
続いて、パワートランジスタ形成領域に形成されているパッド２５およびこのパッド２５と接続するリード２７ａ上に接続材を塗布する（図１０のＳ１０２）。接続材は、例えば、半田や導電性の樹脂ペーストから構成されている。なお、接続材を形成する前に接続材とパッド２５、リード２７ａとの接着性を向上させるために、表面処理膜を形成してもよい。表面処理膜は、例えばニッケル膜、金膜およびパラジウム膜の積層膜から構成される。
次に、図１２に示すように、接続材を塗布したパッド２５上と接続材を塗布したリード２７ａ上にクリップ２８を搭載する（図１０のＳ１０３）。これにより、パッド２５とリード２７ａとはクリップ２８によって電気接続される。クリップ２８の断面積はワイヤに比べて大きいのでパッド２５とリード２７ａとの接続部における抵抗率を低減することができる。このため、パッド２５に接続するパワートランジスタのオン抵抗を減らすことができる。なお、クリップ２８は、例えば銅やアルミニウムなどの低抵抗率の部材から構成される。
その後、リードフレーム２６に搭載した半導体チップ２０に対してリフローすることにより、接続材とパッド２５およびリード２７ａとの接続を行なう（図１０のＳ１０４）。リフローは接続材が半田の場合に行なわれるものであり、その熱処理温度は、例えば３００℃〜３５０℃である。一方、接続材が導電性ペーストの場合は、リフローの代わりにベークが行なわれ、その熱処理温度は、例えば、１５０℃〜２００℃である。
続いて、図１３に示すように、半導体チップ２０の外周部に形成されているボンディングパッド２４とリード２７ｂとをワイヤ２９を用いて接続する（図１０のＳ１０５）。そして、半導体チップ２０上に樹脂を導入して、半導体チップ２０を封止する（図１０のＳ１０６）。本実施の形態では、ワイヤ２９よりも剛性の高いクリップ２８で接続している部分がある。このため、樹脂を半導体チップ２０に導入する際、クリップ２８で接続しているパワートランジスタ形成領域においては、樹脂の流入によるクリップ２８の変形を防止することができるので、クリップ２８の変形によって生じる隣接するクリップ２８間のショートを防止することができる。その後、樹脂封止した部分から露出するリード２７ａ、２７ｂにより、端子を形成する（図１０のＳ１０７）。
このようにして、本実施の形態における半導体装置を形成することができる。ここで、ワイヤボンディング工程によって形成される金線が、クリップ接続時の熱負荷や搬送に支障がなければ以下に示す工程順で本実施の形態における半導体装置を製造してもよい。すなわち、上述した方法では、クリップを接続した後、ワイヤボンディングを実施していたが、ワイヤボンディングを実施した後、クリップを接続するようにしてもよい。図１４は、図１０とは異なる工程順で行なわれる製造工程のフローチャートを示したものである。
まず、図１５に示すように、複数のリード２７ａ、２７ｂが形成されたリードフレーム２６上に半導体チップ２０を搭載する（図１４のＳ２０１）。続いて、図１６に示すように、半導体チップ２０の外周部に形成されているボンディングパッド２４とリード２７ｂとをワイヤ２９を用いて接続する（図１４のＳ２０２）。その後、パワートランジスタ形成領域に形成されているパッド２５およびこのパッド２５と接続するリード２７ａ上に接続材を塗布する（図１４のＳ２０３）。次に、図１７に示すように、接続材を塗布したパッド２５上と接続材を塗布したリード２７ａ上にクリップ２８を搭載する（図１４のＳ２０４）。これにより、パッド２５とリード２７ａとはクリップ２８によって電気接続される。続いて、リードフレーム２６に搭載した半導体チップ２０に対してリフローすることにより、接続材とパッド２５およびリード２７ａとの接続を行なう（図１４のＳ２０５）。そして、半導体チップ２０を樹脂で封止した後（図１４のＳ２０６）、端子を形成する（図１４のＳ２０７）。このようにしても、本実施の形態における半導体装置を製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態は、ハードディスク装置を例にとって説明したが、これに限らず、例えば、自動車のエンジン制御やＡＢＳシステムに使用されるＡＳＩＣ製品などに適用することができる。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
ハードディスク装置の回路ブロックを示した図である。 本発明の実施の形態における半導体チップのレイアウト構成例を示した平面図である。 半導体チップの他のレイアウト構成例を示した平面図である。 半導体チップの他のレイアウト構成例を示した平面図である。 半導体チップをリードフレームに搭載した一例を示す平面図である。 半導体チップをリードフレームに搭載した他の一例を示す平面図である。 図５のＡ−Ａ線で切断した断面を示した断面図である。 ワイヤボンディングの様子を示す図である。 クリップボンディングの様子を示す図である。 本発明の実施の形態における半導体装置の製造工程を示したフローチャートである。 実施の形態における半導体装置の製造工程を示した平面図である。 図１１に続く半導体装置の製造工程を示した平面図である。 図１２に続く半導体装置の製造工程を示した平面図である。 図１０とは異なる工程順で行なわれる製造工程を示したフローチャートである。 実施の形態における半導体装置の製造工程を示した平面図である。 図１５に続く半導体装置の製造工程を示した平面図である。 図１６に続く半導体装置の製造工程を示した平面図である。
符号の説明
１ ＭＣＵ
２ ＨＤＤ用モータドライバＩＣ
３ スピンドルモータ
４ Ｒｓｎｓ
５ ＶＣＭ
６ パワートランジスタ
７ パワートランジスタ
８ デジタルＰＷＭシステム
９ シリアルＩ／Ｏ
１０ コントロールロジック部
１１ リトラクトコントロール部
１２ ヘッドスピード検知部
１３ 衝撃検知部
１４ ３．３Ｖシリーズレギュレータ
１５ スイッチングレギュレータ
１６ 負電圧生成レギュレータ
１７ パワーモニタ
１８ パワーオンリセット部
１９ ブースタ
２０ 半導体チップ
２１ パワートランジスタ形成領域
２２ ロジック回路形成領域
２３ アナログ回路形成領域
２４ ボンディングパッド
２５ パッド
２６ リードフレーム
２７ａ リード
２７ｂ リード
２８ クリップ
２９ ワイヤ

Claims (21)

  1. （ａ）半導体チップと、
    （ｂ）前記半導体チップに形成された第１領域および第２領域と、
    （ｃ）前記第１領域に形成された複数の第１ボンディングパッドと、
    （ｄ）前記第２領域に形成された複数の第２ボンディングパッドと、
    （ｅ）複数の第１リードおよび複数の第２リードと、
    （ｆ）前記第１ボンディングパッドと前記第１リードとを電気接続する第１導電体と、
    （ｇ）前記第２ボンディングパッドと前記第２リードとを電気接続する第２導電体とを備え、
    前記第１導電体の断面積は、前記第２導電体の断面積よりも大きいことを特徴とする半導体装置。
  2. 前記第１導電体はクリップであり、前記第２導電体はワイヤであることを特徴とする請求項１記載の半導体装置。
  3. 前記第１導電体は銅またはアルミニウムから構成され、前記第２導電体は金から構成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記第１領域には、ＭＩＳＦＥＴが形成されていることを特徴とする請求項１記載の半導体装置。
  5. 前記第１領域に形成されているＭＩＳＦＥＴの最小ゲート長は、前記第２領域に形成されているＭＩＳＦＥＴの最小ゲート長以上であることを特徴とする請求項４記載の半導体装置。
  6. 前記第１領域には複数の第１配線が形成され、前記第２領域には複数の第２配線が形成されており、
    前記第１配線の最小間隔は、前記第２配線の最小間隔以上であることを特徴とする請求項１記載の半導体装置。
  7. 前記第１領域はパワートランジスタ形成領域であり、前記第２領域は制御用集積回路形成領域であることを特徴とする請求項１記載の半導体装置。
  8. 前記第１ボンディングパッドの真下にパワートランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
  9. 前記第１ボンディングパッドの面積は、前記第２ボンディングパッドの面積よりも大きいことを特徴とする請求項１記載の半導体装置。
  10. 前記第１ボンディングパッドの最小ピッチは、前記第２ボンディングパッドの最小ピッチよりも大きいことを特徴とする請求項１記載の半導体装置。
  11. （ａ）半導体チップと、
    （ｂ）前記半導体チップに形成されたパワートランジスタ形成領域および制御用集積回路形成領域と、
    （ｃ）前記パワートランジスタ形成領域に形成された複数の第１ボンディングパッドと、
    （ｄ）前記制御用集積回路形成領域に形成された複数の第２ボンディングパッドと、
    （ｅ）複数の第１リードと複数の第２リードと、
    （ｆ）前記第１ボンディングパッドと前記第１リードとを電気接続するクリップと、
    （ｇ）前記第２ボンディングパッドと前記第２リードとを電気接続するワイヤとを備えることを特徴とする半導体装置。
  12. 前記クリップの断面積は、前記ワイヤの断面積よりも大きいことを特徴とする請求項１１記載の半導体装置。
  13. 前記第１ボンディングパッドの面積は、前記第２ボンディングパッドの面積よりも大きいことを特徴とする請求項１１記載の半導体装置。
  14. 前記第１ボンディングパッドの真下にパワートランジスタが形成されていることを特徴とする請求項１１記載の半導体装置。
  15. （ａ）第１領域および第２領域を有する半導体チップを、複数の第１リードおよび複数の第２リードを有するリードフレームに搭載する工程と、
    （ｂ）前記第１領域に形成されている第１ボンディングパッド上および前記第１リード上に接続材を形成する工程と、
    （ｃ）前記第１ボンディングパッドと前記第１リードとをクリップを用いて電気接続する工程と、
    （ｄ）前記半導体チップに熱処理を加える工程と、
    （ｅ）前記（ｄ）工程後、前記第２領域に形成されている第２ボンディングパッドと前記第２リードとをワイヤを用いて電気接続する工程とを備えることを特徴とする半導体装置の製造方法。
  16. 前記クリップの断面積は、前記ワイヤの断面積よりも大きいことを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記第１ボンディングパッドの面積は、前記第２ボンディングパッドの面積よりも大きいことを特徴とする請求項１５記載の半導体装置の製造方法。
  18. 前記第１ボンディングパッドの真下にパワートランジスタが形成されていることを特徴とする請求項１５記載の半導体装置の製造方法。
  19. 前記接続材は、半田あるいは樹脂ペーストであることを特徴とする請求項１５記載の半導体装置の製造方法。
  20. 前記第１領域は、パワートランジスタ形成領域であり、前記第２領域は制御用集積回路形成領域であることを特徴とする請求項１５記載の半導体装置の製造方法。
  21. （ａ）第１領域および第２領域を有する半導体チップを、複数の第１リードおよび複数の第２リードを有するリードフレームに搭載する工程と、
    （ｂ）前記第２領域に形成されている第２ボンディングパッドと前記第２リードとをワイヤを用いて電気接続する工程と、
    （ｃ）前記（ｂ）工程後、前記第１領域に形成されている第１ボンディングパッド上および前記第１リード上に接続材を形成する工程と、
    （ｄ）前記第１ボンディングパッドと前記第１リードとをクリップを用いて電気接続する工程と、
    （ｅ）前記半導体チップに熱処理を加える工程とを備えることを特徴とする半導体装置の製造方法。
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