JP3831208B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に半導体素子の電極の抵抗を低減する電流経路部材が設けられた半導体装置、およびこの電流経路部材を半導体素子の電極に設ける方法に係る。
【０００２】
【従来の技術】
半導体装置として、例えばパワーＭＯＳＦＥＴ１３１は、一般に、図５（ａ）および（ｂ）に示すように、略平板形状に形成されているとともに、複数個の電極１３４を有する半導体素子１３５と、これら各電極１３４に電気的に接続されるとともに、配線の一部を構成するリードフレーム１３３と、を備えている。
【０００３】
半導体素子１３５の両端面のうちの一端面には、複数個の電極１３４のうち、図示しないドレイン電極が設けられている。半導体素子１３５は、そのドレイン電極がドレイン電極用リードフレーム１３３ｄに対向させられた姿勢で、ドレイン電極用リードフレーム１３３ｄ上に配置される。このような姿勢のまま、半導体素子１３５は、そのドレイン電極がドレイン電極用リードフレーム１３３ｄに電気的に接続されるように、硬化性導電材料または半田などの導電性を有する接合材１３６によって、ドレイン電極用リードフレーム１３３ｄに固定（固着）される。また、半導体素子１３５の両端面のうち、ドレイン電極が設けられている側とは反対側の端面である他端面には、複数個の電極１３４のうち、ソース電極１３４ｓおよびゲート電極１３４ｇが設けられている。ソース電極１３４ｓは、電極１３４とリードフレーム１３３とを電気的に接続するボンディングワイヤ１３２のうち、ソース電極用ボンディングワイヤ１３２ｓによって、ソース電極用リードフレーム１３３ｓに電気的に接続されている。同様に、ゲート電極１３４ｇは、ボンディングワイヤ１３２のうち、ゲート電極用ボンディングワイヤ１３２ｇによって、ゲート電極用リードフレーム１３３ｇに電気的に接続されている。
【０００４】
ところで、一般の半導体素子１０１は、図６に示すように、例えばそのソース電極１０３およびドレイン電極１０４（図６には、その終端付近を図示。）が、半導体基板１０２の上に設けられている。これらのソース電極１０３およびドレイン電極１０４は、例えばアルミニウム（Ａｌ）などの導電性の金属を、膜厚がおおよそ２〜４μmの薄膜形状となるように、スパッタ、あるいは蒸着などによって半導体基板１０２上に形成することにより設けられる。
【０００５】
近年、半導体市場においては、高速で作動し、処理能力が高く、かつコンパクトで、しかも作動中の消費電力が低い、省電力で作動可能な半導体装置の需要が高まりつつある。これらの要求を満たす半導体装置を提供するために、半導体装置は、これが具備する半導体素子の回路の微細化が図られているとともに、半導体素子を含めた装置全体の内部抵抗値（オン抵抗値、Ｒon値）の低抵抗化が図られている。特に、半導体装置がコンパクト化されるのに伴って、半導体装置の作動中における発熱量を抑制することが切実な問題となっている。このために、半導体装置の内部抵抗値が低く設定された、いわゆる低抵抗の半導体装置（低抵抗製品）の早急な開発が必要とされている。このような状況において、前述した構造からなる一般のパワーＭＯＳＦＥＴ３１では、例えば半導体素子１３５が有する薄膜形状に形成されているソース電極１３４ｓの表面抵抗が、半導体装置１３１全体の内部抵抗値に及ぼす影響が、もはや無視し得ない大きさになっている。
【０００６】
【発明が解決しようとする課題】
半導体素子１１１が有する電極の表面抵抗を下げる手段として、例えば、図７に示すように、アルミニウム製の薄膜から形成されているソース電極１１２やドレイン電極１１３の膜厚を、前記約２〜４μmから約１０μm程度まで厚くする方法がある。ところが、単純にスパッタ、あるいは蒸着などによって、アルミニウム製の薄膜の膜厚を厚くしようとすると、その薄膜形成に要する時間が長くなり、図示しない半導体製造装置（ｍ／ｃ）の生産効率（index）が低下する。またアルミニウム製の薄膜の膜厚を厚くすると、この薄膜をエッチングして所定の形状に形成する際に、ドライエッチング（Dry法）では時間が掛かり過ぎて事実上採用できず、実質的にウェットエッチング（Wet法）しか採用することができない。ウェットエッチングにおいては、エッチングされる部分は通常、等方エッチングされるので、この分を予め考慮して半導体基板１０２上にパターン形成をする必要があり、半導体基板１０２上にはエッチングによるパターン形成に関与しない、いわゆる無駄な部分の面積が増える。
【０００７】
また、半導体素子１２１が有するソース電極１２２やドレイン電極１２３の表面抵抗を下げる他の手段として、例えば、図８に示すように、ソース電極１２２をいわゆる２ndＡｌ形成法で形成する方法がある。ところが、この２ndＡｌ形成法は作業性が悪く、所望する水準の電気的特性、すなわち所望する水準の低い抵抗値を満足できる程度の膜厚を有するアルミニウム製の薄膜（ソース電極１２２）を形成することが困難である。
【０００８】
よって、本発明の目的は、省電力で作動可能な半導体装置、および省電力で作動可能な半導体装置を効率よく、かつ、容易に製造できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、複数個の電極を有する半導体素子と、導電性を有する材料によって板状に形成されており、前記各電極のうちの少なくとも１つの該電極に、その露出面を略全面的に覆って電気的に接合するように、超音波接合によって前記電極に直接接続されて設けられる電流経路部材と、を具備することを特徴とするものである。
【００１０】
この半導体装置においては、導電性を有する材料によって板状に形成されている電流経路部材が、半導体素子が有する電極に、その露出面を略全面的に覆うように電気的に接合させられて設けられる。これにより、電流経路部材が設けられた電極はその体積が実質的に増加されるので、電流が流れる流域が拡大され、電流の流動性（導電性）が向上される。すなわち、電流経路部材が設けられた電極はその表面抵抗が低減される。
【００１１】
また、本発明に係る半導体装置を実施するにあたり、その構成の一部を、以下に述べるような設定としても構わない。
【００１２】
前記各電極に電気的に接続される複数本の配線のうちの所定の該配線と、前記電流経路部材とを電気的に接続するように設けられるボンディングワイヤを具備する。
【００１５】
前記電流経路部材は、前記各電極のうち、所定の該電極と選択的に接触可能な形状に形成されている。
【００１６】
前記電流経路部材は、前記電極の膜厚を厚くする方向に沿って複数個積層されて設けられる。
【００１７】
本発明に係る半導体装置を実施するにあたり、その構成の一部を、以上述べたような各種設定とすることにより、所望する半導体装置の電気的性能や、あるいは半導体装置が具備する半導体素子の構造などに合わせて、電流経路部材の電極への接触状態、形状、および接触箇所などを、より適正な状態に設定することができる。これにより、例えば半導体素子が有する複数個の電極のそれぞれの表面抵抗の値を、電極ごとにより適正な大きさに設定することができる。
【００１８】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体素子が有する複数個の電極のうちの少なくとも１個の該電極に、その露出面を略全面的に覆って電気的に接合するように、導電性を有する材料によって板状に形成されている電流経路部材を超音波接合によって前記電極に直接接続させて設けることを特徴とするものである。
【００１９】
この半導体装置の製造方法においては、導電性を有する材料によって板状に形成されている電流経路部材を、半導体素子が有する電極に、その露出面を略全面的に覆うように電気的に接合させて設ける。これにより、電極の体積を実質的に増加させて、電流が流れる流域を拡大させることができるので、電流の流動性（導電性）を向上できる。すなわち、電流経路部材を設けた電極の表面抵抗を低減できる。
【００２０】
また、本発明に係る半導体装置の製造方法を実施するにあたり、その工程の一部を、以下に述べるような設定としても構わない。
【００２１】
前記各電極に電気的に接続される複数本の配線のうちの所定の該配線と前記電流経路部材とを、ボンディングワイヤを用いて電気的に接続する。
【００２３】
本発明に係る半導体装置の製造方法を実施するにあたり、その工程の一部を、以上述べたような設定とすることにより、所望する半導体装置の電気的性能や、あるいは半導体装置が具備する半導体素子の構造などに合わせて、電流経路部材の電極への接触状態を、より適正な状態に設定することができる。これにより、半導体素子が有する電極の表面抵抗の値を、より適正な大きさに設定することができる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置、および本発明の第１の実施の形態に係る半導体装置の製造方法を、図１（ａ）および（ｂ）に基づいて説明する。
【００２５】
先ず、第１実施形態の半導体装置１について説明する。
【００２６】
本実施形態の半導体装置１は、複数個の電極４を有する半導体素子５と、導電性を有する材料によって板状に形成されており、各電極４のうちの少なくとも１つの電極４に、その露出面を略全面的に覆うように電気的に接合させられて設けられる電流経路部材６と、を具備することを前提とし、以下に述べる特徴を備えるものとする。
【００２７】
各電極４に電気的に接続される複数本の配線３のうちの所定の配線３と、電流経路部材６とを電気的に接続するように設けられるボンディングワイヤ２を具備する。電流経路部材６は、超音波接合によって電極４に直接接合するように設けられる。また、電流経路部材６およびボンディングワイヤ２は、実質的に半導体装置１の配線３の一部を構成している。
【００２８】
半導体装置としてのパワーＭＯＳＦＥＴ１は、その内部構造の主要部分が、図１（ａ）および（ｂ）に示すように構成されている。図１（ｂ）は、パワーＭＯＳＦＥＴ１の内部構造の主要部分を図１（ａ）中Ａ−Ａ線に沿って切断した断面図である。
【００２９】
半導体素子（半導体チップ）５は、薄膜形状に形成されている複数個の電極４を有しており、本実施形態においてはソース電極４ｓ、ゲート電極４ｇ、および図示しないドレイン電極をそれぞれ１個ずつ、合計３個の電極４を有している。これら３個の電極４は、導電性を有する材料によって薄膜形状に形成されており、本実施形態においては、例えばアルミニウム（Ａｌ）製とする。半導体素子５は略平板形状に形成されており、その両端面のうちの一端面にドレイン電極が設けられているとともに、このドレイン電極が設けられている側とは反対側の端面である他端面にソース電極４ｓおよびゲート電極４ｇが設けられている。
【００３０】
配線としてのリードフレーム（リードフレームの端子）３は複数本設けられており、本実施形態においては、半導体素子５のドレイン電極と接続されるドレイン電極用リードフレーム端子３ｄ、ソース電極４ｓと接続されるソース電極用リードフレーム端子３ｓ、およびゲート電極４ｇと接続されるゲート電極用リードフレーム端子３ｇがそれぞれ１本ずつ、合計３本のリードフレーム端子３から構成されている。これら３本のリードフレーム端子３も、導電性を有する材料によって形成されており、本実施形態においては、例えばアルミニウム（Ａｌ）製とする。
【００３１】
ドレイン電極用リードフレーム端子３ｄは、その一端部であるドレイン電極側ポスト部７ｄにおいて半導体素子５のドレイン電極と電気的に接続されるように配置されている。具体的に説明すると、半導体素子５は、そのドレイン電極とドレイン電極側ポスト部７ｄとが面接触するように、ドレイン電極が設けられている側の端面がドレイン電極用リードフレーム端子３ｄに対向させられた姿勢で、ドレイン電極側ポスト部７ｄ上に配置される。このような姿勢（配置状態）のまま、半導体素子５は、そのドレイン電極がドレイン電極用リードフレーム端子３ｄに電気的に接続されるように、硬化性導電材料または半田などの導電性を有する接合材８によって、ドレイン電極側ポスト部７ｄに固定（固着）される。これにより、半導体素子５のドレイン電極とドレイン電極用リードフレーム端子３ｄとは、ドレイン電極側ポスト部７ｄにおいて電気的に接続される。
【００３２】
ソース電極用リードフレーム端子３ｓは、後述する電流経路部材６およびボンディングワイヤ２を介して半導体素子５のソース電極４ｓと電気的に接続されるように配置されている。また、ゲート電極用リードフレーム端子３ｇは、ボンディングワイヤ２を介して半導体素子５のゲート電極４ｇと電気的に接続されるように配置されている。
【００３３】
電流経路部材６は、導電性を有する材料として、例えばアルミニウム（Ａｌ）、金（Ａｕ）、あるいは銅（Ｃｕ）などによって略板形状に形成されている。この電流経路部材６を形成している導電性を有する材料は、ソース電極４ｓとソース電極用リードフレーム端子３ｓとの間に流れる電流の流動を妨げないように、ソース電極４ｓの抵抗値と略同程度、もしくはソース電極４ｓの抵抗値よりも小さい抵抗値のものが好ましい。電流経路部材６は、本実施形態においては、アルミニウム（Ａｌ）によって略板形状に形成されているものとする。
【００３４】
具体的には、図１（ａ）および（ｂ）に示すように、このアルミニウム製の電流経路部材６はその平面視において、平面視が略長方形状に形成されている半導体素子５のソース電極４ｓに、その露出面内において略全面的に面接触するように、ソース電極４ｓよりも僅かに小さい略長方形状に形成されている。それとともに、電流経路部材６はその断面視において、ソース電極４ｓと略同じ程度の厚さを有する薄肉形状に形成されている。すなわち、本実施形態の電流経路部材６は、アルミニウムによって薄肉の略平板形状に形成されており、導電プレート６と称することもできる。この導電プレート６は、本実施形態においては、ソース電極４ｓの露出面に略全面的に面接触して、ソース電極４ｓの膜厚を厚くするように、後述する半導体装置の製造方法によって、超音波接合を用いてソース電極４ｓに直接接合される。これにより、導電プレート６は、ソース電極４ｓに電気的に接続される。
【００３５】
以上説明したように、本実施形態の電流経路部材としての導電プレート６は、アルミニウムによって薄肉の略平板形状に形成されているとともに、ソース電極４ｓの露出面に直接、かつ略全面的に面接触させられて設けられる。これにより、導電プレート６は、これとソース電極４ｓとの接合部（接触面）における電気的抵抗が殆ど増加しないように抑制しつつ、ソース電極４ｓの体積を実質的に増加させ、ソース電流が流れることができる流域を拡大して、ソース電流の流動性（導電性）を向上できる。すなわち、導電プレート６は、ソース電極４ｓの露出面の抵抗（表面抵抗）を低減させることができる。このように、導電プレート６は、ソース電極４ｓの露出面の表面抵抗を低減できるので、導電プレート６とソース電極４ｓの露出面との接合部の位置に拘らず、この導電プレート６とソース電極４ｓとの間には、所定の大きさの電流が略まんべんなく流れる。
【００３６】
したがって、この導電プレート６には、ソース電極４ｓとソース電極用リードフレーム端子３ｓとの間を流れる電流（ソース電流）が、導電プレート６とソース電極４ｓとの接合部において電気的に殆ど損なわれることなく、ソース電極４ｓの露出面の略全域から略均等に流れ込む。すなわち、導電プレート６はソース電極４ｓの露出面を略全面的に有効に利用して、ソース電極４ｓに流れるソース電流を殆ど無駄無く円滑に、後述するボンディングワイヤ２を介して、ソース電極用リードフレーム端子３ｓに流すことができる。あるいは、ソース電極４ｓとソース電極用リードフレーム端子３ｓとの間を流れる電流が、導電プレート６とソース電極４ｓとの接合部において電気的に殆ど損なわれることなく、導電プレート６からソース電極４ｓの露出面の略全域に向けて略均等に流れ込む。すなわち、導電プレート６はソース電極４ｓの露出面を略全面的に有効に利用して、ソース電極用リードフレーム端子３ｓからボンディングワイヤ２を介して流れて来る電流を殆ど無駄無く円滑に、ソース電極４ｓに流すことができる。
【００３７】
また、本実施形態の導電プレート６は、ソース電極４ｓにその露出面内においてのみ電気的に接触するように設けられている。これにより、この導電プレート６は、ソース電極４ｓの外側周縁部などソース電極４ｓの露出面内以外の部分で、直接または間接的に半導体素子５に電気的に接触するおそれがない。したがって、導電プレート６は、いわゆるチップエッジタッチによる電気的短絡を起こすおそれがない。
【００３８】
ボンディングワイヤ（Ｂ’ｇワイヤ）２は、前記導電プレート６と同様に、導電性を有する材料として、例えばアルミニウム（Ａｌ）、金（Ａｕ）、あるいは銅（Ｃｕ）などによって形成されている。このＢ’ｇワイヤ２を形成している導電性を有する材料は、ソース電極４ｓおよび導電プレート６とソース電極用リードフレーム端子３ｓとの間に流れる電流、ならびにゲート電極４ｇとゲート電極用リードフレーム端子３ｇとの間に流れる電流のそれぞれの流動を妨げないように、ソース電極４ｓ、導電プレート６、およびゲート電極４ｇのそれぞれの抵抗値と略同程度、もしくはそれらよりも小さい抵抗値のものが好ましい。Ｂ’ｇワイヤ２は、本実施形態においては、アルミニウム（Ａｌ）によって形成されているものとする。Ｂ’ｇワイヤ２は、導電プレート６または半導体素子５の各電極４と、リードフレーム端子３とを電気的に接続するように設けられている。具体的には、本実施形態のパワーＭＯＳＦＥＴ１においては、Ｂ’ｇワイヤ２は、図１（ａ）および（ｂ）に示すように、半導体素子５のソース電極４ｓおよび導電プレート６とソース電極用リードフレーム端子３ｓとを電気的に接続するソース電極用Ｂ’ｇワイヤ２ｓ、ならびに半導体素子５のゲート電極４ｇとゲート電極用リードフレーム端子３ｇとを電気的に接続するゲート電極用Ｂ’ｇワイヤ２ｇの２本から構成されている。
【００３９】
詳しく説明すると、ソース電極用Ｂ’ｇワイヤ２ｓは、その長手方向に沿った一端部が導電プレート６の中央部に直接接合されているとともに、その長手方向に沿った他端部がソース電極用リードフレーム端子３ｓのソース電極側ポスト部７ｓに直接接合されている。これにより、ソース電極用Ｂ’ｇワイヤ２ｓは、ソース電極４ｓとソース電極用リードフレーム端子３ｓとを電気的に接続する。このソース電極用Ｂ’ｇワイヤ２ｓの接合は、前述した導電プレート６の接合と同様に、超音波接合によることが好ましい。また、ソース電極用Ｂ’ｇワイヤ２ｓは、その長手方向中間部（ビーム部）が、半導体素子５および導電プレート６から離れる（遠ざかる）ように、略アーチ形状に形成されている。これにより、ソース電極用Ｂ’ｇワイヤ２ｓは、ソース電極４ｓの外側周縁部など導電プレート６以外の部分で、直接または間接的に半導体素子５に電気的に接触するおそれが殆どない。したがって、ソース電極用Ｂ’ｇワイヤ２ｓは、チップエッジタッチによる電気的短絡を起こすおそれが殆どない。
【００４０】
同様に、ゲート電極用Ｂ’ｇワイヤ２ｇは、その長手方向に沿った一端部がゲート電極４ｇの露出面の中央部に直接接合されているとともに、その長手方向に沿った他端部がゲート電極用リードフレーム端子３ｇのゲート電極側ポスト部７ｇに直接接合されている。これにより、ゲート電極用Ｂ’ｇワイヤ２ｇは、ゲート電極４ｇとゲート電極用リードフレーム端子３ｇとを電気的に接続する。このゲート電極用Ｂ’ｇワイヤ２ｇの接合も、前述した導電プレート６およびソース電極用Ｂ’ｇワイヤ２ｓの接合と同様に、超音波接合によることが好ましい。また、ゲート電極用Ｂ’ｇワイヤ２ｇは、その長手方向中間部が、半導体素子５から離れるように、略アーチ形状に形成されている。これにより、ゲート電極用Ｂ’ｇワイヤ２ｓは、ゲート電極４ｇの外側周縁部などゲート電極４ｇ以外の部分で、直接または間接的に半導体素子５に電気的に接触するおそれが殆どない。したがって、ゲート電極用Ｂ’ｇワイヤ２ｇは、チップエッジタッチによる電気的短絡を起こすおそれが殆どない。
【００４１】
以上説明した構造からなる本実施形態のパワーＭＯＳＦＥＴ１は、その電気的作動にとって主要な電流であるソース電流が流れるソース電極４ｓの露出面の表面抵抗値が、導電プレート６によって低減されている。これにより、パワーＭＯＳＦＥＴ１は、その半導体素子５のソース電極４ｓの抵抗値がパワーＭＯＳＦＥＴ１全体のオン抵抗値の中で占める割合、すなわち半導体素子５のソース電極４ｓの抵抗値がパワーＭＯＳＦＥＴ１全体のオン抵抗値に与える影響が極めて低くなっているとともに、パワーＭＯＳＦＥＴ１全体のオン抵抗値も低く設定されている。したがって、導電プレート６を具備した本実施形態のパワーＭＯＳＦＥＴ１は、低電圧で作動できる省電力タイプのパワーＭＯＳＦＥＴ（低抵抗製品）である。また、このパワーＭＯＳＦＥＴ１は、その全体のオン抵抗値も低く設定されているので、発熱量も小さい。これにより、このパワーＭＯＳＦＥＴ１は、設置される場所や、あるいは使用される環境の制限を受け難く、多種多様な用途に用いることができるので、汎用性に富んでいる。
【００４２】
また、このパワーＭＯＳＦＥＴ１においては、導電プレート６、ソース電極用Ｂ’ｇワイヤ２ｓ、およびゲート電極用Ｂ’ｇワイヤ２ｇのそれぞれが、チップエッジタッチによる電気的短絡を起こすおそれが殆どない。これにより、このパワーＭＯＳＦＥＴ１は、その電気的動作性能を安定して発揮できるので、その電気的動作性能の信頼性が高い。
【００４３】
さらに、このパワーＭＯＳＦＥＴ１においては、導電プレート６は、図示しない硬化性導電材料や、あるいは半田などの接合材を介することなく、半導体素子５のソース電極４ｓの露出面に略全面的に面接触するように、超音波接合によって直接接合（固定、固着）されている。これにより、このパワーＭＯＳＦＥＴ１は、接合材の内部や、あるいはソース電極４ｓおよび導電プレート６のそれぞれと接合材との界面付近に、温度変化などの外的環境の変化や、あるいは金属疲労などによる脆化やひび割れ（クラック）などが発生するおそれが殆どない。すなわち、このパワーＭＯＳＦＥＴ１は、半導体素子５のソース電極４ｓと導電プレート６との接合部付近の外的環境の変化や、あるいは金属疲労などに対する耐久性が向上されており、故障し難い。つまり、このパワーＭＯＳＦＥＴ１は長寿命である。
【００４４】
以上説明したように、本実施形態のパワーＭＯＳＦＥＴ１は、省電力（低電圧）で作動可能であるとともに、その信頼性が高く、かつ、長寿命である。
【００４５】
次に、以上説明した第１実施形態のパワーＭＯＳＦＥＴ１を製造する際に適用する、本発明の第１の実施の形態に係る半導体装置の製造方法について、その図示を省略して説明する。なお、符号に付いては、前記半導体装置としてのパワーＭＯＳＦＥＴ１の説明において既出のものは、そのまま記述する。
【００４６】
本実施形態の半導体装置の製造方法は、半導体素子５が有する複数個の電極４のうちの少なくとも１個の電極４に、その露出面を略全面的に覆うように、導電性を有する材料によって板状に形成されている電流経路部材６を電気的に接合させて設けることを前提とし、以下に述べる特徴を備えるものとする。
【００４７】
電極４に電気的に接続される複数本の配線３のうちの所定の配線３と電流経路部材６とを、ボンディングワイヤ２を用いて電気的に接続する。電流経路部材６を、超音波接合によって電極４に直接接合するように設ける。
【００４８】
本実施形態の半導体装置の製造方法を実施するに当たり、先ず、所望する大きさおよび形状の電流経路部材としての導電プレート６を製造する。具体的には、例えば図示しない圧延機などによって予め薄肉の略平板形状に圧延されている、導電プレート６の材料となるアルミニウム製の板材を、図示しない切断装置によって所定の大きさ（長さ）に切り出す。本実施形態においては、半導体素子５の電極４のうちの１個である、導電プレート６が設けられるソース電極４は、アルミニウムによって薄膜形状に形成されている。また、このソース電極４は、その露出面の平面視が略長方形状となるように形成されている。切断装置によって切断される前の板材は、ソース電極４ｓと略同程度の厚さとなるように、圧延機などによって予め薄肉の略平板形状に圧延されているものとする。それとともに、この板材は、これから切り出された導電プレート６が、半導体素子５のソース電極４ｓにその露出面内においてのみ電気的に接触するように、切断装置によって切断されない方向である、例えばその幅方向の大きさが、ソース電極４ｓの一方の方向である横方向の大きさよりも、予め僅かに小さく形成されているものとする。
【００４９】
切断装置は、例えば板材を切断するロータリーカッターと、板材を搬送するベルトコンベアなどから構成されている。ベルトコンベアは、一定の向きに回転しており、板材は、このベルトコンベアによって、ロータリーカッターに向けて搬送される。ロータリーカッターは、ベルトコンベアの終端部に近接して配設されており、一定の向きに回転している。ロータリーカッターは、回転する刃部を有しており、この刃部によって、ベルトコンベアの終端部まで搬送されてきた板材を所定の大きさに切り出す（カットする）。この際、板材は、これから切り出された導電プレート６が、半導体素子５のソース電極４ｓにその露出面内においてのみ電気的に接触するように、ソース電極４ｓの他方の方向である縦方向の大きさよりも、僅かに小さい間隔で切り出されるものとする。すなわち、導電プレート６はその平面視が、ソース電極４ｓの露出面よりも僅かに小さい略長方形状となるように板材から切り出される。
【００５０】
次に、以上説明したように所定の大きさに切り出されたアルミニウム製の板材、すなわち導電プレート６を、半導体素子５のソース電極４ｓに接合する。これに先立って、半導体素子５をドレイン電極用リードフレーム端子３ｄに接合しておく。すなわち、半導体素子５のドレイン電極をドレイン電極用リードフレーム端子３ｄのドレイン電極側ポスト部７ｄに接合する。
【００５１】
半導体装置としてのパワーＭＯＳＦＥＴ１のリードフレーム端子３を構成しているアルミニウム製のドレイン電極用リードフレーム端子３ｄ、ソース電極用リードフレーム端子３ｓ、およびゲート電極用リードフレーム端子３ｇは、それぞれ図示しない接合台の上の所定の位置に予め配置されているものとする。半導体素子５の姿勢を、そのドレイン電極がドレイン電極用リードフレーム端子３ｄのドレイン電極側ポスト部７ｄと対向するような状態に保持しつつ、ドレイン電極側ポスト部７ｄにその上方から接近させる。半導体素子５のドレイン電極が設けられている側の端面が、ドレイン電極用リードフレーム端子３ｄのドレイン電極側ポスト部７ｄの上に所定の間隔まで近づけた後、硬化性導電材料や、あるいは半田などの接合材８を用いて、ドレイン電極をドレイン電極側ポスト部７ｄに略全面的に面接触させるように接合する。これにより、半導体素子５は、そのドレイン電極がドレイン電極側ポスト部７ｄに電気的に接合された状態で、ドレイン電極側ポスト部７ｄ上に接合（マウント、固着）される。
【００５２】
このようなマウント状態の半導体素子５のソース電極４ｓに、前述した大きさおよび形状に切り出された導電プレート６を接合する。接続ストラップ６を、図示しない接合治具（ボンディングツール）としての接合ホーンによって支持する。接合ホーンの内部には、図示しない複数本の吸引孔が設けられており、導電プレート６を真空吸引して支持（吸着）できる。この接合ホーンの導電プレート６と接触する側の端面には、図示しない滑り止めの凹凸が複数個設けられている。また、接合ホーンには、図示しない超音波発生装置が接続されている。この超音波発生装置が発生可能な超音波の最高周波数は、約60kHz程度であるが、通常の使用においては、周波数が約38kHzの超音波を発生する。このような超音波を発生させることにより、接合ホーンは、これが吸着した導電プレート６をソース電極４ｓの露出面に略全面的に面接触させて、超音波接合することができる。
【００５３】
導電プレート６を吸着した状態の接合ホーンを、ソース電極４ｓの露出面にその上方から接近させる。この際、導電プレート６の一端面が、ソース電極４ｓの露出面にその面内においてのみ略全面的に面接触するように、導電プレート６の位置が所定の適正な接合位置にあることを確認する。その後、導電プレート６を支持した状態の接合ホーンをソース電極４ｓの露出面に向けて下していき、導電プレート６をソース電極４ｓの露出面にその上方から直接、略全面的に面接触させる。この面接触状態を保持しつつ、接合ホーンの超音波発生装置を作動させて、導電プレート６をソース電極４ｓに直接、超音波接合する。導電プレート６のソース電極４ｓへの超音波接合が終了した後、接合ホーンによる導電プレート６の吸着を解除する。
【００５４】
続けて、一般に行われているボンディング技術によって、アルミニウム製のソース電極用Ｂ’ｇワイヤ２ｓを用いて、導電プレート６とソース電極用リードフレーム端子３ｓとを電気的に接続する。ソース電極用Ｂ’ｇワイヤ２ｓの長手方向一端部を導電プレート６の中央部に直接接合するとともに、長手方向他端部をソース電極用リードフレーム端子３ｓのソース電極側ポスト部７ｓに直接接合する。この際、ソース電極用Ｂ’ｇワイヤ２ｓの長手方向中間部が、半導体素子５および導電プレート６から離れるような略アーチ形状となるように形成しつつ接合する。これにより、ソース電極用Ｂ’ｇワイヤ２ｓは、チップエッジタッチによる電気的短絡を起こすおそれが殆どない状態で、導電プレート６とソース電極用リードフレーム端子３ｓとに電気的に接続される。
【００５５】
同様に、アルミニウム製のゲート電極用Ｂ’ｇワイヤ２ｇを用いて、半導体素子５のゲート電極４ｇとゲート電極用リードフレーム端子３ｇとを電気的に接続する。ゲート電極用Ｂ’ｇワイヤ２ｇの長手方向一端部をゲート電極４ｇの中央部に直接接合するとともに、長手方向他端部をゲート電極用リードフレーム端子３ｇのゲート電極側ポスト部７ｇに直接接合する。この際、ゲート電極用Ｂ’ｇワイヤ２ｇの長手方向中間部が、半導体素子５から離れるような略アーチ形状となるように形成しつつ接合する。これにより、ゲート電極用Ｂ’ｇワイヤ２ｇは、チップエッジタッチによる電気的短絡を起こすおそれが殆どない状態で、ゲート電極４ｇとゲート電極用リードフレーム端子３ｇとに電気的に接続される。
【００５６】
これらソース電極用Ｂ’ｇワイヤ２ｓおよびゲート電極用Ｂ’ｇワイヤ２ｇの接合は、導電プレート６の接合と同様に超音波接合によることが好ましい。
【００５７】
続けて、ソース電極４ｓに導電プレート６が設けられた半導体素子５、各リードフレーム端子３ｄ，３ｇ，３ｓ、および各Ｂ’ｇワイヤ２ｇ，２ｓなどを、それらの周りから覆うように図示しないエポキシ系樹脂などの成型用樹脂からなる封止樹脂（モールド樹脂）によってパッケージングする。これにより、ソース電極４ｓに導電プレート６が設けられた半導体素子５、各リードフレーム端子３ｄ，３ｇ，３ｓ、および各Ｂ’ｇワイヤ２ｇ，２ｓなどを、それらの外部からの衝撃などから保護する図示しない封止樹脂製のハウジングを形成し、それらの殆ど全部をハウジング内に包み込む。このハウジングを所定の形状に成型した後、各リードフレーム端子３ｄ，３ｇ，３ｓをそれぞれ所定の長さにリードカットして、所望するパワーＭＯＳＦＥＴ１を得る。
【００５８】
以上説明した本実施形態の半導体装置の製造方法によれば、硬化性導電材料や半田などの接合材を用いることなく、超音波接合によって、薄肉の略平板形状に形成されているアルミニウム製の導電プレート６を、同じくアルミニウムによって薄膜形状に形成されている半導体素子５のソース電極４ｓに、その膜厚を厚くするように直接接合する。これにより、導電プレート６の接合作業に掛かる手間や時間などを抑制しつつ、ソース電極４ｓの体積を実質的に、かつ、容易に増加させて、ソース電流が流れることができる流域を拡大して、ソース電流の導電性を向上できる。すなわち、ソース電極４ｓの露出面の表面抵抗を容易に低減させることができる。ひいてはパワーＭＯＳＦＥＴ１全体のオン抵抗値（内部抵抗値）を効率よく、かつ、容易に低減できる。
【００５９】
それとともに、本実施形態の半導体装置の製造方法によれば、前述した従来の技術における半導体装置の製造方法を用いて表面抵抗値が低いソース電極４ｓを形成しようとした際に生じるＡｌ層の厚化による生産効率の低下、ウェットエッチングによるエッチングパターンの形成効率の低下およびスペースの非効率化、ならびに２ndＡｌ形成法による成膜工程の作業効率の低下および電極の電気的性能の低下等の問題を解消できる。すなわち、パワーＭＯＳＦＥＴ１の製造（生産）効率（インデックス）を向上できるので、パワーＭＯＳＦＥＴ１を大量生産する場合には、その生産個数が多ければ多いほど、パワーＭＯＳＦＥＴ１の１個当たりの製造コスト、ひいてはパワーＭＯＳＦＥＴ１の１個当たりの単価を下げることができ、半導体市場における価格競争を有利に展開できる。
【００６０】
したがって、本実施形態の半導体装置の製造方法によれば、省電力（低電圧）で作動可能である低抵抗製品としてのパワーＭＯＳＦＥＴ１を効率よく、かつ、容易に製造（生産）できる。
【００６１】
また、本実施形態の半導体装置の製造方法によれば、導電プレート６が半導体素子５のソース電極４ｓの露出面内において略全面的に面接触するように、導電プレート６をソース電極４ｓの露出面よりも僅かに小さい大きさおよび形状に形成する。このような導電プレート６を、超音波接合によって、ソース電極４ｓの露出面にその露出面内において略全面的に面接触させて直接接合する。同様に、ソース電極用Ｂ’ｇワイヤ２ｓおよびゲート電極用Ｂ’ｇワイヤ２ｇのそれぞれも、導電プレート６およびゲート電極４ｇ以外の部分で半導体素子５に接触しないような形状に形成しつつ、超音波接合によって、ソース電極用リードフレーム端子３ｓおよびゲート電極用リードフレーム端子３ｇに直接接合する。これにより、導電プレート６、ならびにソース電極用Ｂ’ｇワイヤ２ｓおよびゲート電極用Ｂ’ｇワイヤ２ｇによるチップエッジタッチを原因とする電気的短絡を起こし難くできる。したがって、本実施形態の半導体装置の製造方法によれば、電気的動作性能を安定して発揮できる、電気的動作性能の信頼性が高いパワーＭＯＳＦＥＴ１を製造できる。
【００６２】
また、本実施形態の半導体装置の製造方法によれば、硬化性導電材料や半田などの接合材を用いることなく、超音波接合によって、導電プレート６をソース電極４ｓに、ソース電極用Ｂ’ｇワイヤ２ｓを導電プレート６およびソース電極用リードフレーム端子３ｓに、またゲート電極用Ｂ’ｇワイヤ２ｇをゲート電極４ｇおよびゲート電極用リードフレーム端子３ｇに、それぞれ直接接合する。これにより、導電プレート６、ならびにソース電極用Ｂ’ｇワイヤ２ｓおよびゲート電極用Ｂ’ｇワイヤ２ｇの接合部付近において、温度変化などの外的環境の変化や、あるいは金属疲労などによる脆化やひび割れ（クラック）などが発生するおそれを殆どなくすことができる。したがって、本実施形態の半導体装置の製造方法によれば、耐久性が向上されて故障し難い、長寿命のパワーＭＯＳＦＥＴ１を製造できる。
【００６３】
以上説明したように、本実施形態の半導体装置の製造方法によれば、省電力（低電圧）で作動可能であるとともに、電気的動作性能の信頼性が高く、かつ、長寿命のパワーＭＯＳＦＥＴ１を効率よく、かつ、容易に製造できる。
【００６４】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置、および半導体装置の製造方法を、図２を参照しつつ説明する。
【００６５】
この第２実施形態の半導体装置としてのパワーＭＯＳＦＥＴ１１、および半導体装置の製造方法は、半導体素子１２が有するソース電極１３ｓ、およびこのソース電極１３ｓに接合される導電プレート１４の形成材料、ならびにこの導電プレート１４のソース電極１３ｓへの接合方法が、前述した第１実施形態のソース電極４ｓおよび導電プレート６の形成材料、ならびに導電プレート６のソース電極４ｓへの接合方法と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００６６】
本実施形態のパワーＭＯＳＦＥＴ１１は、これが具備している半導体素子１２のソース電極１３ｓが、アルミニウム（Ａｌ）ではなく、金（Ａｕ）によって薄膜形状に形成されている。それとともに、このソース電極１３ｓに接合される導電プレート１４も、アルミニウム（Ａｌ）ではなく、銅（Ｃｕ）によって薄肉の略平板形状に形成されている。
【００６７】
また、本実施形態の半導体装置の製造方法によれば、銅製の導電プレート１４は、図２に示すように、硬化性導電材料や半田などの接合材８を介して、金製のソース電極１３ｓの露出面に間接的に、かつ、その露出面内において略全面的に面接触するように接合される。
【００６８】
この第２実施形態のパワーＭＯＳＦＥＴ１１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態のパワーＭＯＳＦＥＴ１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、硬化性導電材料や半田などの接合材８を介して、銅製の導電プレート１４が金製のソース電極１３ｓに間接的に接合された本実施形態のパワーＭＯＳＦＥＴ１１、およびこのパワーＭＯＳＦＥＴ１１を製造する半導体装置の製造方法は、以下の点で優れている。
【００６９】
本実施形態のパワーＭＯＳＦＥＴ１１においては、半導体素子１２のソース電極１３ｓが、アルミニウムよりも電気伝導率の高い金によって形成されている。それとともに、導電プレート１４が、アルミニウムよりも電気伝導率の高い銅によって形成されている。これにより、本実施形態のパワーＭＯＳＦＥＴ１１は、そのオン抵抗値がより低く設定されている。また、本実施形態の半導体装置の製造方法においては、銅製の導電プレート１４を、一般に広く用いられている硬化性導電材料や半田などの接合材８を用いて、金製のソース電極１３ｓに間接的に接合することにより、パワーＭＯＳＦＥＴ１１のオン抵抗値をより容易に低減させることができる。このように、本実施形態の半導体装置の製造方法によれば、オン抵抗値が低減されたパワーＭＯＳＦＥＴ１１をより容易に製造できる。
【００７０】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る半導体装置、および半導体装置の製造方法を、図３を参照しつつ説明する。
【００７１】
この第３実施形態の半導体装置としてのパワーＭＯＳＦＥＴ２１、および半導体装置の製造方法は、半導体素子２２が有するソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓの大きさ、形状、および個数、これらのうちの２個のソース電極２３ｓ，２６ｓに接合される導電プレート２７の形状および接合状態、ならびにこの導電プレート２７に接合されるソース電極用Ｂ’ｇワイヤ２８ｓの大きさおよび接合位置が、前述した第１実施形態のソース電極４ｓの大きさ、形状、および個数、導電プレート６の形状および接合状態、ならびにソース電極用Ｂ’ｇワイヤ２ｓの大きさおよび接合位置と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００７２】
本実施形態のパワーＭＯＳＦＥＴ２１は、例えばこれが具備している半導体素子２２が、互いに独立した図示しない複数個のデバイスから構成されているものとする。これら各デバイスは、全て同じ種類のものでも、あるいは一部もしくは全てが異なる種類のものでも、どちらでも構わない。また、これら各デバイスは、例えばそれぞれ１個ずつのソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓを有しているものとする。つまり、本実施形態の半導体素子２２は、４個のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓを有している。これら各ソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓは、その断面視において、図３に示すように、それぞれ同程度の大きさに形成されているとともに、互いに電気的に独立した設定となって配置されている。
【００７３】
以下の説明において、それら４個のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓのうち、半導体素子２２の外周縁部に設けられている２個のソース電極２３ｓ，２６ｓを、それぞれ第１ソース電極２３ｓおよび第４ソース電極２６ｓと称することとする。この際、ソース電極用リードフレーム端子７ｓに近い側に設けられているソース電極２６ｓを第４ソース電極２６ｓとし、遠い側に設けられているソース電極２３ｓを第１ソース電極２３ｓとする。同様に、半導体素子２２の中央部に設けられている２個のソース電極２４ｓ，２５ｓを、それぞれ第２ソース電極２４ｓおよび第３ソース電極２５ｓと称することとする。この際、ソース電極用リードフレーム端子７ｓに近い側に設けられているソース電極２５ｓを第３ソース電極２５ｓとし、遠い側に設けられているソース電極２４ｓを第２ソース電極２４ｓとする。これら第１〜第４の４個のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓのうち、半導体素子２２の外周縁部に設けられている第１ソース電極２３ｓおよび第４ソース電極２６ｓは、後述する導電プレート２７によって電気的に接続されることが、設計上予め決められているものとする。
【００７４】
本実施形態の導電プレート２７はその断面視において、図３に示すように、略アーチ形状に形成されて、第１ソース電極２３ｓおよび第４ソース電極２６ｓに接合されている。詳しく説明すると、導電プレート２７はその断面視において、その両端部（外周縁部）２７ｂが、半導体素子２２の外周縁部に設けられている第１ソース電極２３ｓおよび第４ソース電極２６ｓのそれぞれの露出面に、その露出面内において略全面的に面接触するような形状に形成されている。それとともに、導電プレート２７はその断面視において、その中央部（ビーム部）２７ａが、半導体素子２２の中央部に設けられている第２ソース電極２４ｓおよび第３ソース電極２５ｓのそれぞれの露出面をはじめとする半導体素子２２の露出面に接触しないように、それら各露出面から離れる向きに滑らかに湾曲された略円弧形状に形成されている。
【００７５】
また、本実施形態のソース電極用Ｂ’ｇワイヤ２８ｓは、図３に示すように、導電プレート２７にその外周縁部２７ｂにおいて電気的に接合される大きさに形成されている。より詳しくは、ソース電極用Ｂ’ｇワイヤ２８ｓはその一端部が、半導体素子２２の外周縁部のうち、ソース電極用リードフレーム端子７ｓに近い側に設けられている第４ソース電極２６ｓの略真上に位置するように配置されて、導電プレート２７の外周縁部２７ｂ上に電気的に接合される。
【００７６】
本実施形態の半導体装置の製造方法によれば、前述したように略アーチ形状に形成された導電プレート２７は、前述した第１実施形態の導電プレート６を形成する工程において、アルミニウム製の板材から切り出された薄肉の略平板形状の導電プレート６を、図示しない成型装置を用いて前述したような形状となるように成型（フォーミング）するだけで、容易に形成することができる。なお、成型装置が備える成型用の型を交換することにより、所定の大きさに切り出されたアルミニウム製の板材を、様々な形状の導電プレートに容易に成型できるのはもちろんである。また、アルミニウム製の板材から導電プレートを切り出す際に、その切り出す間隔を変えることにより、様々な大きさの導電プレートを得ることができる。
【００７７】
また、本実施形態の半導体装置の製造方法は、前述したように略アーチ形状に形成された導電プレート２７を、第１〜第４の４個のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓのうち、半導体素子２２の外周縁部に設けられている第１ソース電極２３ｓおよび第４ソース電極２６ｓだけに、超音波接合により直接接合する。この際、導電プレート２７はその外周縁部２７ｂを、各第１ソース電極２３ｓおよび第４ソース電極２６ｓのそれぞれの露出面に同時に接合されることが好ましい。同様に、ソース電極用Ｂ’ｇワイヤ２８ｓはその一端部が、導電プレート２７の外周縁部２７ｂ上に、超音波接合により直接接合される。
【００７８】
この第３実施形態のパワーＭＯＳＦＥＴ２１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態のパワーＭＯＳＦＥＴ１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、複数個のデバイスからなる半導体素子２２が有する第１〜第４の４個のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓのうち、第１ソース電極２３ｓおよび第４ソース電極２６ｓだけを、略アーチ形状に形成された導電プレート２７によって電気的に接続可能な本実施形態のパワーＭＯＳＦＥＴ２１、およびこのパワーＭＯＳＦＥＴ２１を製造する半導体装置の製造方法は、以下の点で優れている。
【００７９】
本実施形態のパワーＭＯＳＦＥＴ２１においては、これが具備する半導体素子２２が、複数個のデバイスから構成されている。これら各デバイスは、それぞれが電気的に独立した１個のソース電極を有している。これら各ソース電極は、電気的に接続されるソース電極と、電気的に接続されないソース電極とが設計の段階で予め決められている。略アーチ形状に形成された導電プレート２７を用いることによって、半導体素子２２の中央部に設けられた第２ソース電極２４ｓおよび第３ソース電極２５ｓを電気的に接続することなく、半導体素子２２の外周縁部に設けられた第１ソース電極２３ｓおよび第４ソース電極２６ｓだけを電気的に接続できる。すなわち、半導体素子２２が、複数個のデバイスから構成されている場合においても、導電プレート２７を用いることにより、それら各デバイスが有している互いに電気的に独立な第１〜第４のソース電極２３ｓ，２４ｓ，２５ｓ，２６ｓのうち、電気的な接続が所望される第１ソース電極２３ｓおよび第４ソース電極２６ｓ同士だけを選択的に接続できるとともに、それら電気的に接続した電極の表面抵抗値を低減できる。
【００８０】
以上説明したような接合状態に設定される導電プレート２７は、この導電プレート２７が接合される第１ソース電極２３ｓおよび第４ソース電極２６ｓのそれぞれの表面抵抗値を低減できるのみならず、第１ソース電極２３ｓおよび第４ソース電極２６ｓの間を高い電気伝導率で電気的に接続する低抵抗の配線としての役割も兼ねることができる。また、この導電プレート２７は、前述したような略アーチ形状に形成されているので、半導体素子２２上においてチップエッジタッチによる電気的短絡を起こすおそれも殆どない。
【００８１】
さらに、本実施形態のパワーＭＯＳＦＥＴ２１においては、ソース電極用Ｂ’ｇワイヤ２８ｓはその導電プレート２７に接合される側の端部が、第４ソース電極２６ｓの略真上に位置するように配置されて、導電プレート２７の外周縁部２７ｂ上に電気的に接合されている。このような大きさおよび接合位置からなるソース電極用Ｂ’ｇワイヤ２８ｓによれば、このソース電極用Ｂ’ｇワイヤ２８ｓが半導体素子２２上においてチップエッジタッチによる電気的短絡を起こすおそれは殆どない。それとともに、このソース電極用Ｂ’ｇワイヤ２８ｓによって第４ソース電極２６ｓの体積は実質的により増加させられているので、第４ソース電極２６ｓの抵抗値はより低減されている。
【００８２】
また、本実施形態の半導体装置の製造方法においては、アルミニウム製の板材から切り出された薄肉の略平板形状の導電プレートを成型装置を用いて成型（フォーミング）する際に、成型装置が備える成型用の型を交換することにより、所定の大きさに切り出されたアルミニウム製の板材を、様々な形状の導電プレートに容易に成型できる。それとともに、アルミニウム製の板材から導電プレートを切り出す際の切断間隔を変化させることにより、様々な大きさの導電プレートを得ることができる。したがって、本実施形態の半導体装置の製造方法によれば、半導体素子２２を構成している複数個のデバイスが、本実施形態のように規則的に整列させられて配置されている場合はもちろんのこと、より複雑な配置状態に設定された場合においても、それら各デバイスのうち、電気的な接続が所望されるデバイスのソース電極同士だけを接続できるような大きさおよび形状からなる導電プレートを容易に形成できる。
【００８３】
このように、本実施形態の半導体装置の製造方法によれば、複雑な構成の半導体素子２２を具備するパワーＭＯＳＦＥＴ２１においても、半導体素子２２が有する複数個のソース電極のうち、電気的な接続が所望されるソース電極の抵抗値を低減させつつ、それらのソース電極同士を流れる電流が安定して効率よく流れるように設定できる。すなわち、本実施形態の半導体装置の製造方法によれば、複雑な構成の半導体素子２２を具備するパワーＭＯＳＦＥＴ２１においても、このパワーＭＯＳＦＥＴ２１が省電力で安定して作動できるように、その配線を適正な状態に設定することができる。
【００８４】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る半導体装置、および半導体装置の製造方法を、図４を参照しつつ説明する。
【００８５】
この第４実施形態の半導体装置としてのパワーＭＯＳＦＥＴ３１、および半導体装置の製造方法は、半導体素子５のソース電極４ｓに接合される導電プレート６の枚数が、前述した第１実施形態の半導体素子５のソース電極４ｓに接合される導電プレート６の枚数と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００８６】
本実施形態のパワーＭＯＳＦＥＴ３１は、図４に示すように、これが具備している半導体素子５のソース電極４ｓに、その膜厚が厚くなるように、その膜厚方向に沿って複数枚、具体的には３枚の導電プレート６が積層されて、電気的に接合されている。これら３枚の導電プレート６は、それぞれの下側に隣接して配置されている導電プレート６、およびソース電極４ｓに、超音波接合により直接接合されている。
【００８７】
また、本実施形態の半導体装置の製造方法によれば、半導体素子５のソース電極４ｓに、その膜厚を厚くするように、その膜厚方向に沿って複数枚、具体的には３枚の導電プレート６を積層して、それらを電気的に接合して、パワーＭＯＳＦＥＴ３１を製造できる。また、本実施形態の半導体装置の製造方法によれば、それら３枚の導電プレート６を、それぞれの下側に隣接して配置されている導電プレート６、およびソース電極４ｓに、超音波接合により直接接合できる。
【００８８】
この第４実施形態のパワーＭＯＳＦＥＴ３１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態のパワーＭＯＳＦＥＴ１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、半導体素子５のソース電極４ｓの上に、その膜厚を厚くするように３枚の導電プレート６が積層されて、かつ、それら３枚の導電プレート６が超音波接合により直接接合されている本実施形態のパワーＭＯＳＦＥＴ３１、およびこのパワーＭＯＳＦＥＴ３１を製造する半導体装置の製造方法は、以下の点で優れている。
【００８９】
本実施形態のパワーＭＯＳＦＥＴ３１においては、半導体素子５のソース電極４ｓの上に３枚の導電プレート６が積層されて接合されているので、ソース電極４ｓの体積が実質的に大幅に増加されている。これにより、本実施形態のパワーＭＯＳＦＥＴ３１は、そのオン抵抗値がさらに低く設定されている。また、本実施形態の半導体装置の製造方法においては、半導体素子５のソース電極４ｓの上に３枚の導電プレート６を積層して接合することにより、ソース電極４ｓの体積を実質的に大幅に、かつ、容易に増加させることができるので、パワーＭＯＳＦＥＴ３１のオン抵抗値を大幅かつ容易に低減させることができる。このように、本実施形態の半導体装置の製造方法によれば、オン抵抗値が大幅に低減されたパワーＭＯＳＦＥＴ３１を容易に製造できる。
【００９０】
なお、本発明に係る半導体装置、および半導体装置の製造方法は、前述した第１〜第４の実施の形態には制約されない。本発明の要旨を逸脱しない範囲において、本発明に係る半導体装置の構成の一部や、あるいは本発明に係る半導体装置の製造方法が有する各工程の一部を、それぞれ種々様々な設定に変更したり、あるいは組み合わせたりして実施できる。
【００９１】
例えば、半導体素子の各電極、導電プレート、およびＢ’ｇワイヤのそれぞれの形成材料は、それらを具備する半導体装置全体の電気的性能を所望する水準に維持できるものであれば、前述したアルミニウム、金、あるいは銅などに限らず、導電性を有する様々な材料によって形成して構わない。また、半導体素子のドレイン電極用リードフレーム端子３ｄへのマウント方法や、導電プレートおよびＢ’ｇワイヤの接合方法は、前述した超音波接合や、接合材を用いた接合に限らず、抵抗溶接や、圧着による接合でも構わない。また、導電プレートは、ソース電極のみならず、ゲート電極やドレイン電極に設けても構わない。
【００９２】
また、半導体素子が有するソース電極、ゲート電極、およびドレイン電極は、それぞれ１個ずつでなくとも、複数個ずつであっても構わない。それとともに、それぞれ複数個ずつ設けられているソース電極、ゲート電極、およびドレイン電極のうち所望する同種の電極の一部もしくは全部を、導電プレートを用いて選択的に電気的に接合しても構わない。この場合、導電プレートを、前述した略アーチ形状と同様に、電気的接合が所望されている電極だけを選択的に接続できるとともに、それら各電極の露出面内において略全面的に面接触できる大きさおよび形状に形成すればよい。また、この場合、導電プレートに対するＢ’ｇワイヤの接合位置も、電気的短絡を起こし難い位置など、半導体装置の電気的性能を所望する水準に維持できる位置であれば、導電プレートの中央部や外周縁部に限らず、様々な位置に設定して構わない。
【００９３】
また、導電プレートは、本発明の半導体装置の製造方法を実施する際の製造工程の一部において圧延装置による圧延寸法の設定を変えたり、切断装置による切断寸法（間隔）の設定を変えたり、あるいは成型装置が備える成型用の型を交換したりすることにより、様々な大きさおよび形状に形成できる。具体的には、導電プレートは、半導体素子が有する電極の個数や形状、あるいは配置状態などに拘らず、半導体装置の電気的性能を所望する水準に維持できるように、電気的接合が所望されている電極だけを、適正な状態で選択的に接続できる様々な大きさおよび形状に形成できる。
【００９４】
また、電極に接合する導電プレートの枚数（個数）は、前述した１枚や３枚に限らない。半導体装置の電気的性能を所望する水準に維持できる枚数であれば、何枚でも構わない。あるいは、電極の体積、すなわち電極の抵抗値を、これに接合する導電プレートの枚数に応じて低減させる（調節する）代わりに、電極に接合する導電プレートの枚数を１枚として、その厚みを増すことにより、電極の抵抗値を低減（調節）しても構わない。さらには、電極に複数枚の導電プレートを接合する場合、それら各導電プレートを互いに異なる導電性の材料から形成することにより、電極の抵抗値を調節しても構わない。
【００９５】
また、本発明に係る半導体装置、および半導体装置の製造方法は、前述したパワーＭＯＳＦＥＴのみならず、ＭＯＳＦＥＴ、サイリスタ、ダイオードなど様々な半導体装置に適用できる。
【００９６】
【発明の効果】
本発明に係る半導体装置によれば、これが具備する半導体素子が有する複数個のうちの少なくとも１つの電極に、その露出面を略全面的に覆うように、導電性を有する材料によって板状に形成されている電流経路部材が電気的に接合させられて設けられることによって、電極の体積が実質的に増加させられて、その表面抵抗が低減される。したがって、本発明に係る半導体装置は低電圧で作動可能、すなわち省電力で作動可能である。
【００９７】
また、本発明に係る半導体装置を実施するにあたり、例えば半導体素子が有する複数個の電極のそれぞれの表面抵抗の値を、電極ごとにより適正な大きさに設定することができる。したがって、本発明に係る半導体装置を、より省電力で作動可能とすることができる。
【００９８】
また、本発明に係る半導体装置の製造方法によれば、半導体装置が具備する半導体素子が有する複数個のうちの少なくとも１つの電極に、その露出面を略全面的に覆うように、導電性を有する材料によって板状に形成されている電流経路部材を電気的に接合させて設けることにより、電極の体積を実質的に増加させて、その表面抵抗を低減できる。したがって、本発明に係る半導体装置の製造方法は、低電圧で作動可能、すなわち省電力で作動可能である半導体装置を効率よく、かつ、容易に製造できる。
【００９９】
また、本発明に係る半導体装置の製造方法を実施するにあたり、半導体素子が有する電極の表面抵抗の値を、より適正な大きさに設定することができる。したがって、本発明に係る半導体装置の製造方法は、より省電力で作動可能である半導体装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施の形態に係る半導体装置が具備する半導体素子の付近を示す平面図。
（ｂ）は、図１（ａ）中Ａ−Ａ線に沿って示す断面図。
【図２】本発明の第２の実施の形態に係る半導体装置が具備する半導体素子の付近を示す断面図。
【図３】本発明の第３の実施の形態に係る半導体装置が具備する半導体素子の付近を示す断面図。
【図４】本発明の第４の実施の形態に係る半導体装置が具備する半導体素子の付近を示す断面図。
【図５】（ａ）は、従来の技術に係る半導体装置が具備する半導体素子の付近を示す平面図。
（ｂ）は、図５（ａ）中Ｘ−Ｘ線に沿って示す断面図。
【図６】従来の技術に係る半導体装置が具備する半導体素子のソース電極およびドレイン電極の構造の一つの例を示す断面図。
【図７】従来の技術に係る半導体装置が具備する半導体素子のソース電極およびドレイン電極の構造の他の例を示す断面図。
【図８】従来の技術に係る半導体装置が具備する半導体素子のソース電極およびドレイン電極の構造のさらに他の例を示す断面図。
【符号の説明】
１，１１，２１，３１…パワーＭＯＳＦＥＴ（半導体装置）
２…Ｂ’ｇワイヤ（ボンディングワイヤ）
２ｇ…ゲート電極用Ｂ’ｇワイヤ
２ｓ，２８ｓ…ソース電極用Ｂ’ｇワイヤ
３…リードフレーム端子（配線）
３ｄ…ドレイン電極用リードフレーム端子
３ｇ…ゲート電極用リードフレーム端子
３ｓ…ソース電極用リードフレーム端子
４…電極
４ｇ…ゲート電極
４ｓ，１３ｓ…ソース電極
５，１２，２２…半導体素子
６，１４，２７…導電プレート（電流経路部材）
８…接合材（硬化性導電材料、半田）
２３ｓ…第１ソース電極
２４ｓ…第２ソース電極
２５ｓ…第３ソース電極
２６ｓ…第４ソース電極

Claims (6)

1. 複数個の電極を有する半導体素子と、
   導電性を有する材料によって板状に形成されており、前記各電極のうちの少なくとも１つの該電極に、その露出面を略全面的に覆って電気的に接合するように、超音波接合によって前記電極に直接接続されて設けられる電流経路部材と、
   を具備することを特徴とする半導体装置。
2. 前記各電極に電気的に接続される複数本の配線のうちの所定の該配線と、前記電流経路部材とを電気的に接続するように設けられるボンディングワイヤを具備することを特徴とする請求項１に記載の半導体装置。
3. 前記電流経路部材は、前記各電極のうち、所定の該電極と選択的に接触可能な形状に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記電流経路部材は、前記電極の膜厚を厚くする方向に沿って複数個積層されて設けられることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
5. 半導体素子が有する複数個の電極のうちの少なくとも１個の該電極に、その露出面を略全面的に覆って電気的に接合するように、導電性を有する材料によって板状に形成されている電流経路部材を超音波接合によって前記電極に直接接続させて設けることを特徴とする半導体装置の製造方法。
6. 前記各電極に電気的に接続される複数本の配線のうちの所定の該配線と前記電流経路部材とを、ボンディングワイヤを用いて電気的に接続することを特徴とする請求項５に記載の半導体装置の製造方法。

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