JP6998826B2 - 電子装置 - Google Patents

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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
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Description

本発明は、電子装置（半導体モジュール）に関し、例えば、配線基板上に半導体部品が搭載された電子装置に好適に利用できるものである。
従来、例えばモータを駆動するためのインバータ回路を有する電子装置において、対象の電子部品が動作することにより、ノイズが発生する。また、対象の電子部品の周囲にある回路や電子装置の外部で発生したノイズによって、その電子部品の動作が影響を受けることがある。そのため、このようなノイズについて対策がされてきている。
例えば、特許文献１には、周囲への他の回路へのノイズの広がりを抑制するために、浮遊導体がグランド導体にコンデンサ結合された半導体装置が記載されている。
また、例えば特許文献２には、高周波における共振周波数の高周波ノイズを減衰させるために、プリント配線板（配線基板）において、電源配線にオープン（開放）スタブ配線を接続したプリント配線板が記載されている。
特開２０１５－１５３８０３号公報 特開２０１１－３５２２２号公報
本発明者は、例えばモータを駆動するインバータ回路を有する電子装置において、電子装置の内部で発生する不要電磁波ノイズや、外部から伝播して電子装置の内部に侵入する外来ノイズを抑制することを検討している。前記電子装置の構成を工夫することにより、電子装置の信頼性を向上することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の電子装置は、配線基板と、前記配線基板の主面上に実装された半導体装置とを有する。前記半導体装置は、第１チップ搭載部に搭載された第１半導体チップを封止体で封止したものである。前記第１チップ搭載部の裏面は、前記封止体の主面側を向いており、前記封止体の裏面は、前記配線基板の前記主面と向かい合っている。前記配線基板には、導体パターンが形成され、前記半導体装置の封止体内には、第１導体部材が形成されている。前記第１導体部材は、前記第１半導体チップの第１パッドと、第１リードとを接続する第１導電性接続部材に接合されている。前記第１導体部材と前記導体パターンとの距離は、前記第１導電性接続部材と前記導体パターンとの距離よりも短い。平面視において、前記第１導体部材と前記導体パターンとは、重なっており、前記第１導体部材と前記導体パターンとにより、第１キャパシタが構成されている。
一実施の形態によれば、電子装置の信頼性を向上させることができる。
一実施の形態の電子装置の平面図である。 一実施の形態の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 一実施の形態の電子装置を図１のＡ２－Ａ２線に相当する位置で切断した断面図である。 一実施の形態の電子装置を図１のＡ３－Ａ３線に相当する位置で切断した断面図である。 図２～図４に示す一実施の形態のキャパシタの要部拡大断面図である。 一実施の形態の電子装置に実装された半導体装置を下面側から見た平面透視図である。 一実施の形態の電子装置に含まれるインバータ回路を示す回路図である。 一実施の形態の電子装置に含まれるノイズフィルタを示す回路図である。 第１の検討例の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 第２の検討例の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 第３の検討例の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 第１～第３の検討例の電子装置に含まれるノイズフィルタを示す回路図である。 第１～第３の検討例の電子装置に含まれるノイズフィルタにおいて、入力周波数に対する減衰率を示すグラフである。 第１の変形例の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 第３の検討例、一実施の形態および第１の変形例の電子装置に含まれるノイズフィルタを示す回路図である。 第３の検討例、一実施の形態および第１の変形例の電子装置に含まれるノイズフィルタにおいて、入力周波数に対する減衰率を示すグラフである。 第２の実施の形態の電子装置に実装された半導体装置を下面側から見た平面透視図である。 第２の実施の形態の電子装置を図１７のＡ２－Ａ２線に相当する位置で切断した断面図である。 第２の実施の形態の電子装置を図１７のＡ３－Ａ３線に相当する位置で切断した断面図である。 第２の実施の形態の電子装置に含まれるインバータ回路を示す回路図である。 第３の実施の形態の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 図２１に示す第３の実施の形態のキャパシタの要部拡大断面図である。 第２の変形例の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 図２３に示す第２の変形例のキャパシタの要部拡大断面図である。 第４の実施の形態の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。 図２５に示す第４の実施の形態のキャパシタの要部拡大断面図である。 第５の実施の形態の電子装置に含まれるノイズフィルタを示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
（実施の形態１）
＜電子装置の概要について＞
図１は、実施の形態１の半導体装置ＰＫＧを配線基板ＰＢ１に実装した電子装置ＥＤの一例を示す平面図である。図２は、図１に示す電子装置ＥＤにおいて、図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図３は、図１に示す電子装置ＥＤにおいて、図１のＡ２－Ａ２線に相当する位置で切断した断面図である。図４は、図１に示す電子装置ＥＤにおいて、図１のＡ３－Ａ３線に相当する位置で切断した断面図である。図５は、図２～図４に示すキャパシタＤＣ１の要部拡大断面図である。図６は、半導体装置ＰＫＧを下面側から見たときの、封止体ＭＲを透視した平面透視図である。なお、図１に示した符号Ｘは第１方向、符号Ｙは第１方向Ｘ（以下、Ｘ方向と称する）に直交する第２方向（以下、Ｙ方向と称する）を示している。すなわち、Ｘ方向とＹ方向とは、互いに直交する方向である。
図１に示すように、実施の形態１の電子装置ＥＤは、配線基板（実装基板、ＰＣＢ（Printed circuit board）基板）ＰＢ１と、配線基板ＰＢ１上に実装された半導体装置（半導体パッケージ）ＰＫＧとにより構成されている。実施の形態１における電子装置ＥＤは、例えば、自動車等に使用される３相のＢＬＤＣ（ブラシレス直流）モータの駆動回路に使用されるものである。この駆動回路には、インバータ回路が含まれている。
具体的には、３相のＢＬＤＣモータ（図７に示すモータＭＯＴ）の各相を、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴを含む半導体チップと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴを含む半導体チップと、それらを制御する半導体チップを含むＳｉＰ（System in Package）により制御する。このＳｉＰが半導体装置ＰＫＧに対応する。
この半導体装置ＰＫＧにより、インバータ回路（図７に示すインバータ回路ＩＮＶ）が形成され、そのインバータ回路から供給される交流電力が、３相のＢＬＤＣモータの各相のコイル（図７に示すコイルＣＬ）に供給される。このため、３相のＢＬＤＣモータを制御する電子装置ＥＤは、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載している。
例えば、３相ＢＬＤＣモータを制御する場合は、インバータ回路ＩＮＶは３個必要である。この場合、インバータ回路ＩＮＶを構成する半導体装置ＰＫＧは３個必要であり、共通の配線基板ＰＢ１上に３個の半導体装置ＰＫＧが実装される。また同様に、６相ＢＬＤＣモータを制御する場合は、配線基板ＰＢ１上に６個の半導体装置ＰＫＧが実装される。以下、簡単のため、配線基板ＰＢ１に搭載された複数の半導体装置を代表して、１個の半導体装置ＰＫＧを例に説明する。
＜半導体装置の構成について＞
図１に示す実施の形態１の電子装置ＥＤに含まれる半導体装置ＰＫＧについて図１～図４を参照しながら説明する。半導体装置ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、平面形状が略長方形のＳＯＰ（Small Outline Package）形態の半導体装置である。なお、半導体装置ＰＫＧとして、平面形状が略正方形のＱＦＰ（Quad Flat Package）を採用してもよい。
図１～図４に示す半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰＣ，ＤＰＨ，ＤＰＬと、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの各々の主面上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、電極（第１導体部材）ＣＥ１と、金属板ＭＰ１，ＭＰ２と、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止体ＭＲとを有している。
樹脂封止体（樹脂封止部）としての封止体ＭＲは、例えば熱硬化性樹脂材料等の樹脂材料等からなり、フィラー等を含むこともできる。例えば、フィラーを含むエポキシ樹脂等を用いて封止体ＭＲを形成することができる。
封止体ＭＲは、主面（上面）ＭＲａと、主面ＭＲａとは反対側の裏面（下面、底面）ＭＲｂと、主面ＭＲａおよび裏面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止体ＭＲの外観は、主面ＭＲａ、裏面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。また、主面ＭＲａおよび裏面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。封止体ＭＲの平面形状、すなわち、封止体ＭＲの主面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。
複数のリードＬＤのそれぞれは、一部が封止体ＭＲ内に封止され、他の一部が封止体ＭＲの側面から封止体ＭＲの外部に突出している。以下では、リードＬＤのうちの封止体ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止体ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
なお、実施の形態１の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止体ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。
複数のリードＬＤは、封止体ＭＲの側面ＭＲｃ１側および側面ＭＲｃ３側にそれぞれ配置されている。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止体ＭＲの裏面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載するチップ搭載部であり、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載するチップ搭載部であり、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載するチップ搭載部である。ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのそれぞれの平面形状は、例えば、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。
ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと複数のリードＬＤとは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金等の金属材料からなる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載する側の主面ＤＰＣａと、それとは反対側の裏面ＤＰＣｂとを有している。また、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載する側の主面ＤＰＨａと、それとは反対側の裏面ＤＰＨｂとを有している。また、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載する側の主面ＤＰＬａと、それとは反対側の裏面ＤＰＬｂとを有している。なお、半導体装置ＰＫＧにおいては、封止体ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂが露出している。すなわち、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａは、封止体ＭＲの裏面ＭＲｂ側を向くように配置されている。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、互いに反対側に位置する主面である表面（半導体チップの表面）および裏面（半導体チップの裏面）を有している。すなわち、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、一方の主面である表面（半導体チップの表面）と、それとは反対側の主面である裏面（半導体チップの裏面）とを有している。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、最上層保護膜ＨＧＣ，ＨＧＨ，ＨＧＬは、絶縁膜からなり、その半導体チップの最上層（最表層）に形成されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、最上層保護膜ＨＧＣ，ＨＧＨ，ＨＧＬは、ボンディングパッドを露出する開口部を有しており、最上層保護膜ＨＧＣ，ＨＧＨ，ＨＧＬの開口部から、ボンディングパッドが露出している。
ダイパッドＤＰＨの主面ＤＰＨａ上には、半導体チップＣＰＨが、その裏面をダイパッドＤＰＨに向けた状態で搭載されている。半導体チップＣＰＨは、導電性の接着層ＢＤ１を介してダイパッドＤＰＨの主面ＤＰＨａ上に搭載されている。半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極）ＢＥＨが形成されており、この裏面電極ＢＥＨは、導電性の接着層ＢＤ１を介してダイパッドＤＰＨに接合されて電気的に接続されている。
また、ダイパッドＤＰＬの主面ＤＰＬａ上には、半導体チップＣＰＬが、その裏面をダイパッドＤＰＬに向けた状態で搭載されている。半導体チップＣＰＬは、導電性の接着層ＢＤ２を介してダイパッドＤＰＬの主面ＤＰＬａ上に搭載されている。半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極）ＢＥＬが形成されており、この裏面電極ＢＥＬは、導電性の接着層ＢＤ２を介してダイパッドＤＰＬに接合されて電気的に接続されている。
接着層ＢＤ１，ＢＤ２は、導電性の接合材（接着材）からなり、例えば、銀ペースト等のペースト型導電性接着材や、あるいは半田等を用いることもできる。
また、ダイパッドＤＰＣの主面ＤＰＣａ上には、半導体チップＣＰＣが、その裏面をダイパッドＤＰＣに向けた状態で搭載されている。半導体チップＣＰＣは、接着層ＢＤ３を介してダイパッドＤＰＣの主面ＤＰＣａ上に搭載されているが、この接着層ＢＤ３は、導電性であっても、絶縁性であってもよい。
なお、前述したように、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａは、封止体ＭＲの裏面ＭＲｂ側を向くように配置されている。そのため、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの表面は、封止体ＭＲの裏面ＭＲｂ側を向くように配置されている。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面形状は、例えば矩形状である。ダイパッドＤＰＨの平面寸法（平面積）は、半導体チップＣＰＨの平面寸法よりも大きく、ダイパッドＤＰＬの平面寸法は、半導体チップＣＰＬの平面寸法よりも大きく、ダイパッドＤＰＣの平面寸法は、半導体チップＣＰＣの平面寸法よりも大きい。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬは、封止体ＭＲ内に封止されており、封止体ＭＲから露出しない。
半導体チップＣＰＨの裏面電極ＢＥＨは、半導体チップＣＰＨ内に形成されたパワーＭＯＳＦＥＴ１のソースＳ１（図７参照）に電気的に接続されている。すなわち、半導体チップＣＰＨの裏面電極ＢＥＨは、パワーＭＯＳＦＥＴ１のソース電極に対応する。また、半導体チップＣＰＬの裏面電極ＢＥＬは、半導体チップＣＰＬ内に形成されたパワーＭＯＳＦＥＴ２のソースＳ２（図７参照）に電気的に接続されている。すなわち、半導体チップＣＰＬの裏面電極ＢＥＬは、パワーＭＯＳＦＥＴ２のソース電極に対応する。
半導体チップＣＰＨの表面（裏面電極ＢＥＨが形成された側とは反対側の主面）では、半導体チップＣＰＨを構成する最上層保護膜ＨＧＨから、ゲート用のボンディングパッドＰＤＨＧと、ドレイン用のボンディングパッドＰＤＨＤと、その他のボンディングパッドＰＤＨＳとが露出している。また、半導体チップＣＰＬの表面（裏面電極ＢＥＬが形成された側とは反対側の主面）では、半導体チップＣＰＬを構成する最上層保護膜ＨＧＬから、ゲート用のボンディングパッドＰＤＬＧと、ドレイン用のボンディングパッドＰＤＬＤと、その他のボンディングパッドＰＤＬＳとが露出している。また、半導体チップＣＰＣの表面（裏面側とは反対側の主面）では、半導体チップＣＰＣを構成する最上層保護膜ＨＧＣから、複数のボンディングパッドＰＤＣが露出している。なお、以下では、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップＣＰＣのパッドＰＤＣは、半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内に形成された上記制御回路ＣＬＣに電気的に接続されている。
半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成されたパワーＭＯＳＦＥＴ１のゲート電極（図７参照）に電気的に接続されている。また、半導体チップＣＰＨのドレイン用のパッドＰＤＨＤは、半導体チップＣＰＨ内に形成されたパワーＭＯＳＦＥＴ１のドレインＤ１（図７参照）に電気的に接続されている。
なお、半導体チップＣＰＨのパッドＰＤＨＳは、上記半導体チップＣＰＨのゲート用以外のパッドであり、例えば、電流検知用のセンスＭＯＳＦＥＴのソース用パッドや温度検知用のダイオードのアノード用またはカソード用のパッドとして用いることができる。
半導体チップＣＰＨにおいて、ドレイン用のパッドＰＤＨＤの平面寸法（面積）は、他のパッドＰＤＨＧ，ＰＤＨＳのそれぞれの平面寸法よりも大きい。
また、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成されたパワーＭＯＳＦＥＴ２のゲート電極（図７参照）に電気的に接続されている。また、半導体チップＣＰＬのドレイン用のパッドＰＤＬＤは、半導体チップＣＰＬ内に形成されたパワーＭＯＳＦＥＴ２のドレインＤ２（図７参照）に電気的に接続されている。
なお、半導体チップＣＰＬのパッドＰＤＬＳは、上記半導体チップＣＰＬのゲート用以外のパッドであり、例えば、電流検知用のセンスＭＯＳＦＥＴのソース用パッドや温度検知用のダイオードのアノード用またはカソード用のパッドとして用いることができる。
半導体チップＣＰＬにおいて、ドレイン用のパッドＰＤＬＤの平面寸法（面積）は、他のパッドＰＤＬＧ，ＰＤＬＳのそれぞれの平面寸法よりも大きい。
なお、半導体チップＣＰＨを構成する半導体基板には、パワーＭＯＳＦＥＴ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、半導体チップＣＰＬを構成する半導体基板には、パワーＭＯＳＦＥＴ２を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ２は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ）からなる。
すなわち、半導体チップＣＰＨを構成する半導体基板の表面に形成された、パワーＭＯＳＦＥＴ１用の複数の単位トランジスタセルのドレイン領域が、半導体基板上の層間絶縁膜上に形成された、半導体チップＣＰＨを構成する共通のドレイン電極に電気的に接続されている。そして、そのドレイン電極が、半導体チップＣＰＨを構成する最上層保護膜ＨＧＨの開口部から露出されることで、ドレイン用のパッドＰＤＨＤが形成されている。半導体チップＣＰＬについても、半導体チップＣＰＨと同様であり、パワーＭＯＳＦＥＴ２用の複数の単位トランジスタセルのドレイン領域が、半導体チップＣＰＬを構成する共通のドレイン電極に電気的に接続され、そのドレイン電極が、半導体チップＣＰＬを構成する最上層保護膜ＨＧＬの開口部から露出されることで、ドレイン用のパッドＰＤＬＤが形成されている。
また、半導体チップＣＰＨを構成する半導体基板の表面に形成された、パワーＭＯＳＦＥＴ１用の複数の単位トランジスタセルのソース領域が、この半導体基板の裏面全面に形成された裏面電極ＢＥＨに電気的に接続されている。半導体チップＣＰＬについても、半導体チップＣＰＬと同様であり、パワーＭＯＳＦＥＴ２用の複数の単位トランジスタセルのソース領域が、この半導体基板の裏面全面に形成された裏面電極ＢＥＬに電気的に接続されている。なお、各単位トランジスタセルは、ＬＤＭＯＳからなる場合を例に説明したが、これに限定されず、例えば、トレンチゲート型ＭＩＳＦＥＴであってもよい。
そして、半導体チップＣＰＨのドレイン用のパッドＰＤＨＤ以外のパッドＰＤＨＧ，ＰＤＨＳは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。半導体チップＣＰＨの各パッドＰＤＨＧ，ＰＤＨＳは、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続され、さらに半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記制御回路ＣＬＣに電気的に接続されている。
また、半導体チップＣＰＬの表面において、ドレイン用のパッドＰＤＬＤ以外のパッド（ここではパッドＰＤＬＧ，ＰＤＬＳ）は、半導体チップＣＰＣに対向する側の辺Ｌ１に沿って配置（配列）されている。そして、半導体チップＣＰＬのドレイン用のパッドＰＤＬＤ以外のパッドＰＤＬＧ，ＰＤＬＳは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。すなわち、パッドＰＤＬＧ，ＰＤＬＳのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＤＣに接続されている。半導体チップＣＰＬの各パッドＰＤＬＧ，ＰＤＬＳは、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣに電気的に接続され、さらに半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記制御回路ＣＬＣに電気的に接続されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤ等を好適に用いることができる。ワイヤＢＷは、封止体ＭＲ内に封止されており、封止体ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止体ＭＲ内に位置するインナリード部である。
半導体チップＣＰＨのドレイン用のパッドＰＤＨＤ（すなわち、パワーＭＯＳＦＥＴ１のドレイン）は、金属板ＭＰ１を通じて、リード連結部（リード配線部）ＬＢ１と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのドレイン用のパッドＰＤＨＤに導電性の接着層（接合材）ＢＤ４を介して接合され、また、リード連結部ＬＢ１に導電性の接着層（接合材）ＢＤ５を介して接合されている。
半導体チップＣＰＬのドレイン用のパッドＰＤＬＤ（すなわち、パワーＭＯＳＦＥＴ２のドレイン）は、金属板ＭＰ２を通じて、リード連結部（リード配線部）ＬＢ３と電気的に接続されている。すなわち、金属板ＭＰ２は、半導体チップＣＰＬのドレイン用のパッドＰＤＬＤに導電性の接着層（接合材）ＢＤ６を介して接合され、また、リード連結部ＬＢ３に導電性の接着層（接合材）ＢＤ７を介して接合されている。
半導体チップＣＰＨのドレイン用のパッドＰＤＨＤとリードＬＤ１とを電気的に接続するのに、ワイヤではなく金属板ＭＰ１を用いたことで、パワーＭＯＳＦＥＴ１のオン抵抗を低減できる。また、半導体チップＣＰＬのドレイン用のパッドＰＤＬＤとリードＬＤ３とを電気的に接続するのに、ワイヤではなく金属板ＭＰ２を用いたことで、パワーＭＯＳＦＥＴ２のオン抵抗を低減できる。これにより、パッケージ抵抗を低減でき、導通損失を低減できる。
また、後述のキャパシタＤＣ１を構成する電極ＣＥ１が、半導体装置ＰＫＧの封止体ＭＲ内に配置され、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＥ１は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性の高い金属（金属材料）によって形成されている。
電極ＣＥ１の平面形状は、例えば矩形状（長方形状）である。平面視において、電極ＣＥ１の面積は、金属板ＭＰ１の面積よりも大きいが、封止体ＭＲの面積とほぼ等しいことが好ましく、例えば８５ｍｍ２である。また、電極ＣＥ１の厚さは、例えば５０μｍである。電極ＣＥ１および電極ＣＤの厚さを厚くしすぎると、キャパシタＤＣ１において電極ＣＥ１および電極ＣＤに由来する寄生抵抗および寄生インダクタンスが大きくなる。そのため、電極ＣＥ１および電極ＣＤの厚さは、１００μｍ以下であることが好ましく、５０μｍ以下であることがより好ましい。
なお、半導体装置ＰＫＧを配線基板ＰＢ１に搭載した状態において、電極ＣＥ１と電極ＣＤとの距離は、金属板ＭＰ１と電極ＣＤとの距離よりも短い（電極ＣＥ１は、金属板ＭＰ１よりも電極ＣＤに近い）。すなわち、電極ＣＥ１は、半導体装置ＰＫＧの封止体ＭＲ内に配置されるが、電極ＣＥ１は、封止体ＭＲの裏面ＭＲｂに近く、配線基板ＰＢ１の電極ＣＤとの距離をできるだけ小さくすることが好ましい。なお、電極ＣＥ１は、半導体装置ＰＫＧの封止体ＭＲの外側にはみ出る部分があってもよい。特に、電極ＣＥ１は、封止体ＭＲの裏面ＭＲｂから露出していてもよい。
接着層ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は、導電性の接合材（接着材）からなり、例えば、銀ペースト等のペースト型導電性接着材や、あるいは半田等を用いることができる。また、金属板ＭＰ１，ＭＰ２を半導体チップＣＰＨ，ＣＰＬのドレイン用のパッドＰＤＨＤ，ＰＤＬＤおよびリード連結部ＬＢ１，ＬＢ３に接合（接続）するのに、導電性の接着層（接合材）ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７を用いずに、圧着等により直接的に接合（接続）する場合もあり得る。
金属板ＭＰ１，ＭＰ２は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性の高い金属（金属材料）によって形成されている。各金属板ＭＰ１，ＭＰ２のＸ方向およびＹ方向の寸法（幅）は、それぞれリードＬＤの幅およびワイヤＢＷの直径よりも大きい。
半導体チップＣＰＣの複数のパッドＰＤＣのうち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていないパッドＰＤＣは、それぞれワイヤＢＷを通じて、半導体装置ＰＫＧが有する複数のリードＬＤのうちのリードＬＤ５と電気的に接続されている。リードＬＤ５は、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の制御回路ＣＴ（図７参照）との間の信号伝送経路として機能することができる。
リード連結部ＬＢ１には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ１が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ１と複数のリードＬＤ１とは、一体的に形成されている。複数のリードＬＤ１およびリード連結部ＬＢ１は、金属板ＭＰ１等を通じて、半導体チップＣＰＨ内に形成されているパワーＭＯＳＦＥＴ１のドレインに電気的に接続されている。このため、複数のリードＬＤ１は、ハイサイド用のパワーＭＯＳＦＥＴ１のドレイン用のリードであり、図７に示す端子ＴＥ１に対応している。
また、リード連結部ＬＢ３には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ３が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ３と複数のリードＬＤ３とは、一体的に形成されている。複数のリードＬＤ３およびリード連結部ＬＢ３は、金属板ＭＰ２等を通じて、半導体チップＣＰＬ内に形成されているパワーＭＯＳＦＥＴ２のドレインに電気的に接続されている。このため、複数のリードＬＤ３は、ロウサイド用のパワーＭＯＳＦＥＴ２のドレイン用のリードであり、図７に示す端子ＴＥ３に対応している。
半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ２は、ダイパッドＤＰＨと一体的に形成されている。このため、複数のリードＬＤ２は、ダイパッドＤＰＨと電気的に接続されており、ダイパッドＤＰＨおよび導電性の接着層ＢＤ１を介して、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されている。このため、複数のリードＬＤ２は、ハイサイド用のパワーＭＯＳＦＥＴ１のソース用のリードであり、図７に示す端子ＴＥ２に対応している。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ４は、ダイパッドＤＰＬと一体的に形成されている。このため、複数のリードＬＤ４は、ダイパッドＤＰＬと電気的に接続されており、ダイパッドＤＰＬおよび導電性の接着層ＢＤ２を介して、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されている。
また、ダイパッドＤＰＨ，ＤＰＣ，ＤＰＬには、複数のリードＬＤ６が一体的に連結されている。また、ダイパッドＤＰＨ，ＤＰＬには、吊りリードＴＬが一体的に連結されている。リードＬＤ６および吊りリードＴＬは、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨ，ＤＰＣ，ＤＰＬをリードフレームのフレーム枠に支持するために用いられたものである。
＜配線基板の構成について＞
図１に示す実施の形態１の電子装置ＥＤに含まれる配線基板ＰＢ１について図２～図４を参照しながら説明する。図２～図４に示すように、実施の形態１の配線基板ＰＢ１は、主面（上面）ＰＢ１ａと、主面ＰＢ１ａとは反対側の裏面ＰＢ１ｂと、主面ＰＢ１ａと裏面ＰＢ１ｂとの間に配置された配線層ＷＬ１とを有している。なお、図２～図４に示すように、配線基板ＰＢ１の主面ＰＢ１ａには、半導体装置ＰＫＧおよびその他の素子（図示せず）が搭載されている。
配線基板ＰＢ１は、絶縁層ＩＬ１を有している。配線層ＷＬ１は、絶縁層ＩＬ１の上面ＩＬ１ａ上に形成されている。配線層ＷＬ１には、後述のキャパシタＤＣ１を構成する電極（導電膜、導体パターン）ＣＤが形成されている。電極ＣＤは、導電体からなるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性の高い金属（金属材料）によって形成されている。電極ＣＤの平面形状は、例えば矩形状（長方形状）である。平面視において、電極ＣＤの面積は、電極ＣＥ１の面積より大きいことが好ましい。
ここで、電極ＣＤには、グランド電位（接地電位）ＧＮＤが供給されている。なお、電極ＣＤ自体が、グランド電位を供給するためのグランドパターンであってもよいし、図示しないが、半導体装置ＰＫＧにグランド電位を供給するための導体パターンが配線層ＷＬ１とは別の配線層に設けられており、ビア等を介して電極ＣＤにグランド電位が供給されていてもよい。
また、図示しないが、半導体装置ＰＫＧに電源電位を供給するための電源パターンが、平面視において、電極ＣＤと重ならない領域に形成されている。なお、図示しないが、この電源パターンは、配線層ＷＬ１とは別の配線層に設けられていてもよい。
配線基板ＰＢ１の厚さは、例えば１．６ｍｍである。電極ＣＤの膜厚は、例えば５０μｍである。また、電極ＣＤの面積は、平面視において、後述する半導体装置ＰＫＧ内の電極ＣＥ１よりも大きいことが好ましく、例えば１００ｍｍ２である。
また、絶縁層ＩＬ１の上面ＩＬ１ａ上には、電極ＣＤを覆うように絶縁層（レジスト層）ＩＬ２が形成されている。絶縁層ＩＬ２は、エポキシ系またはポリイミド系の熱硬化性樹脂からなるソルダーレジストである。絶縁層ＩＬ２の膜厚は、例えば２０μｍである。
また、配線基板ＰＢ１の主面ＰＢ１ａには、複数の端子ＴＭが形成されている。複数の端子ＴＭは、配線基板ＰＢ１の配線等を介して上記電位（電源電位）ＶＩＮが供給される端子ＴＭ１と、配線基板ＰＢ１の配線等を介してグランド電位ＧＮＤが供給される端子ＴＭ４と、を含んでいる。また、配線基板ＰＢ１が有する複数の端子ＴＭは、配線基板ＰＢ１の配線等を介して制御回路ＣＴ（図７参照）に電気的に接続される端子ＴＭ５と、配線基板ＰＢ１の配線等を介してモータＭＯＴ（コイルＣＬ）（図７参照）に接続される端子ＴＭ２，ＴＭ３とをも含んでいる。配線基板ＰＢ１の各端子ＴＭは、配線基板ＰＢ１の配線と電気的に接続されている。また、配線基板ＰＢ１の端子ＴＭ２と端子ＴＭ３とは、配線基板ＰＢ１の配線等を介して、互いに電気的に接続されている。配線基板ＰＢ１の端子ＴＭ４は、電極ＣＤと電気的に接続されている。電極ＣＤと端子ＴＭ４とは、一体に形成されているか、別体に形成され、かつ、接触していることが好ましい。
なお、各端子ＴＭ（端子ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４，ＴＭ５）は、電極ＣＤと同一の配線層ＷＬ１に形成されていてもよい。この場合には、各端子ＴＭが絶縁層ＩＬ１の上面ＩＬ１ａ上に形成され、各端子ＴＭ上に絶縁層ＩＬ２が形成されないか、または、各端子ＴＭ上の絶縁層ＩＬ２が除去されることによって、各端子ＴＭが配線基板ＰＢ１の主面ＰＢ１ａから露出する。
また、配線基板ＰＢ１は、配線層ＷＬ１を有する場合を例に説明したが、これに限定されるものではない。すなわち、配線基板としては、配線基板の互いに反対側に位置する両方の主面に配線層（配線）が形成された配線基板、または、配線基板の両方の主面と配線基板の内部とに配線層（配線）が形成された配線基板（いわゆる多層配線基板）等を用いることができる。
＜電子装置の構成について＞
図１に示す実施の形態１の電子装置ＥＤについて図１～図４を参照しながら説明する。図１～図４に示すように、半導体装置ＰＫＧは、封止体ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載されている。
そして、半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子（電極）ＴＭに、それぞれ半田等の導電性の接合材ＳＤを介して接合されて固定されている。すなわち、半導体装置ＰＫＧの複数のリードＬＤは、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子ＴＭに、それぞれ、導電性の接合材ＳＤを介して電気的に接続されている。
これにより、配線基板ＰＢ１の配線等を経由して配線基板ＰＢ１の端子ＴＭ１から半導体装置ＰＫＧのリードＬＤ１（図７の端子ＴＥ１）に電源電位ＶＩＮが供給され、さらにリードＬＤ１（リード連結部ＬＢ１）から金属板ＭＰ１を介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤにその電位ＶＩＮが供給される。また、配線基板ＰＢ１の配線等を経由して配線基板ＰＢ１の端子ＴＭ４から半導体装置ＰＫＧのリードＬＤ４にグランド電位ＧＮＤが供給され、さらにリードＬＤ４（図７の端子ＴＥ４）から半導体装置ＰＫＧ内のダイパッドＤＰＬを介して半導体装置ＰＫＧ内の半導体チップＣＰＬの裏面電極ＢＥＬにそのグランド電位ＧＮＤが供給される。
配線基板ＰＢ１の端子ＴＭ２と端子ＴＭ３とは、配線基板ＰＢ１の配線等を介して電気的に接続される。このため、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した状態では、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ３とは、配線基板ＰＢ１の端子ＴＭ２，ＴＭ３および配線を介して互いに電気的に接続され、さらに配線基板ＰＢ１の配線等を通じて、例えばモータＭＯＴ（コイルＣＬ）（図７参照）に電気的に接続される。
そのため、半導体チップＣＰＨ内を流れる電流は、パワーＭＯＳＦＥＴ１のドレインＤ１からソースＳ１へと流れる。その後、この電流は、リードＬＤ２、配線基板ＰＢ１の配線等およびリードＬＤ３を経由して、半導体チップＣＰＬに形成されたパワーＭＯＳＦＥＴ２のドレインＤ２からソースＳ２へと流れる。
また、半導体装置ＰＫＧ内の半導体チップＣＰＣ内に形成されている上記制御回路ＣＬＣは、半導体装置ＰＫＧ内の半導体チップＣＰＣのパッドＰＤＣ、半導体装置ＰＫＧ内のワイヤＢＷ、半導体装置ＰＫＧのリードＬＤ５、配線基板ＰＢ１の端子ＴＭ５および配線基板ＰＢ１の配線等を通じて、上記制御回路ＣＴと、信号のやり取りを行うことができるようになっている。
また、図２～図４に示すように、半導体装置ＰＫＧを配線基板ＰＢ１上に実装することによって、半導体装置ＰＫＧ内の電極ＣＥ１と、配線基板ＰＢ１内の電極ＣＤとが対向し、キャパシタＤＣ１が構成される。
なお、電極ＣＥ１と電極ＣＤとの間、すなわち、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、絶縁材（誘電体）ＤＥが配置されている。絶縁材ＤＥを構成する材料は、配線基板ＰＢ１の絶縁層ＩＬ２を構成する材料よりも比誘電率の高い材料であることが好ましい。絶縁層ＩＬ２がエポキシ系樹脂からなる場合、エポキシ系樹脂の比誘電率は約４．４である。そのため、絶縁材ＤＥを構成する材料は、例えば、比誘電率が約７であるウレタン系樹脂が好ましい。
ここで、絶縁材ＤＥの形成方法について説明する。まず、図１～図４に示すように、半導体装置ＰＫＧを、封止体ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面ＰＢ１ａと対向するように、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載する。この際、半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子（電極）ＴＭに、それぞれ半田等の導電性の接合材ＳＤを介して接合し固定する。
次に、図２～図４に示すように、封止体ＭＲの裏面ＭＲｂと、配線基板ＰＢ１の主面ＰＢ１ａとの間に絶縁材ＤＥを構成する材料を注入し硬化させる。こうすることで、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間に、絶縁材ＤＥを形成することができる。
なお、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間に、絶縁材ＤＥを設けなくてもよい。絶縁材ＤＥを設けない場合は、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、空気が存在することになるが、空気も絶縁材の一種であるため、絶縁材ＤＥの代わりに空気層が存在するものとみなすことができる。絶縁材ＤＥを設けない場合は、製造コストを低減することができるという観点から、絶縁材ＤＥを設ける場合に比べて有利である。一方、絶縁材ＤＥを設ける場合は、電極ＣＥ１と電極ＣＤとにより構成されるキャパシタＤＣ１のキャパシタンスを大きくすることができる。この観点では、絶縁材ＤＥを設ける場合は、絶縁材ＤＥを設けない場合に比べて有利である。
＜回路構成について＞
図７は、実施の形態１の電子装置に含まれるインバータ回路を示す回路図である。図８は、実施の形態１の電子装置に含まれるノイズフィルタを示す回路図である。なお、図７において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。
図７は、例えば、３相のＢＬＤＣモータを制御する回路（モータ駆動システム）を模式的に示した回路図である。３相のＢＬＤＣモータであるモータＭＯＴは、３個のコイルＣＬを有しており、各コイルＣＬは、それぞれインバータ回路ＩＮＶに接続されている。図７には、一例として、１個のコイルＣＬと、このコイルＣＬに接続された１つのインバータ回路ＩＮＶとにより構成された回路を示している。インバータ回路ＩＮＶ（より特定的には、インバータ回路ＩＮＶにおける制御回路ＣＬＣ）は、制御回路ＣＴに接続され、その制御回路ＣＴによって制御される。インバータ回路ＩＮＶからこのインバータ回路ＩＮＶに接続された各コイルＣＬに交流電力が供給され、モータＭＯＴが駆動される。
また、実施の形態１のインバータ回路ＩＮＶには、ノイズフィルタ（ローパスフィルタ）ＦＩＬ１が接続されている。ノイズフィルタＦＩＬ１は、キャパシタＤＣ１を含んでいる。キャパシタＤＣ１は、電極ＣＥ１と電極ＣＤとにより構成されている。ノイズフィルタＦＩＬ１の詳細については後述する。
図７に示すインバータ回路ＩＮＶに用いられている半導体装置ＰＫＧは、パワーＭＯＳＦＥＴ１，２と、制御回路ＣＬＣとを有している。制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＦＥＴ１は、半導体チップ（ハイサイド用半導体チップ、パワーチップ）ＣＰＨ内に形成され、パワーＭＯＳＦＥＴ２は、半導体チップ（ロウサイド用半導体チップ、パワーチップ）ＣＰＬ内に形成されている。そして、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＰＫＧが形成されている。
なお、図示しないが、半導体チップＣＰＨ内には、パワーＭＯＳＦＥＴ１に流れる電流を検知するためのセンスＭＯＳＦＥＴが、半導体チップＣＰＬ内には、パワーＭＯＳＦＥＴ２に流れる電流を検知するためのセンスＭＯＳＦＥＴが、それぞれ形成されていてもよい。
制御回路ＣＬＣは、パワーＭＯＳＦＥＴ１のゲートの電位を制御するハイサイド用ドライバ回路と、パワーＭＯＳＦＥＴ２のゲートの電位を制御するロウサイド用ドライバ回路と、を含んでいる。制御回路ＣＬＣは、半導体装置ＰＫＧの外部の制御回路ＣＴから制御回路ＣＬＣに供給された信号等に応じて、パワーＭＯＳＦＥＴ１，２のそれぞれのゲートの電位を制御し、パワーＭＯＳＦＥＴ１，２のそれぞれの動作を制御する回路である。
パワーＭＯＳＦＥＴ１のゲートは、制御回路ＣＬＣのハイサイド用ドライバ回路に接続され、パワーＭＯＳＦＥＴ２のゲートは、制御回路ＣＬＣのロウサイド用ドライバ回路に接続されている。パワーＭＯＳＦＥＴ１のドレインは端子ＴＥ１に接続され、パワーＭＯＳＦＥＴ１のソースは端子ＴＥ２に接続され、パワーＭＯＳＦＥＴ２のドレインは端子ＴＥ３に接続され、パワーＭＯＳＦＥＴ２のソースは端子ＴＥ４に接続されている。すなわち、パワーＭＯＳＦＥＴ１は、そのソース・ドレイン経路が端子ＴＥ１と端子ＴＥ２との間に直列に接続され、パワーＭＯＳＦＥＴ２は、そのソース・ドレイン経路が端子ＴＥ３と端子ＴＥ４との間に直列に接続されている。図７において、符合Ｄ１はパワーＭＯＳＦＥＴ１のドレインを示し、符号Ｓ１はパワーＭＯＳＦＥＴ１のソースを示し、符合Ｄ２はパワーＭＯＳＦＥＴ２のドレインを示し、符号Ｓ２はパワーＭＯＳＦＥＴ２のソースを示している。制御回路ＣＬＣは端子ＴＥ５に接続され、この端子ＴＥ５は、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴに接続されている。
パワーＭＯＳＦＥＴ１のソースとパワーＭＯＳＦＥＴ２のドレインとは、半導体装置ＰＫＧの外部に設けられた導電経路（例えば配線基板ＰＢ１に設けられた導電経路）を経由して、電気的に接続された状態になっている。このため、パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ２とが、電源電位供給用の端子ＴＥ１と基準電位供給用の端子ＴＥ４との間に、直列に接続された状態になっている。パワーＭＯＳＦＥＴ１がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ２がロウサイド用ＭＯＳＦＥＴに対応している。すなわち、パワーＭＯＳＦＥＴ１は、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタであり、パワーＭＯＳＦＥＴ２は、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタである。パワーＭＯＳＦＥＴ１，２は、それぞれ、スイッチング用のパワートランジスタとみなすことができる。
但し、端子ＴＥ２と端子ＴＥ３とを電気的に接続する導電経路は、半導体装置ＰＫＧの内部ではなく、半導体装置ＰＫＧの外部（配線基板ＰＢ１）に設けられている。このため、半導体装置ＰＫＧを配線基板ＰＢ１に実装した状態（インバータ回路が構成された状態）では、半導体装置ＰＫＧの端子ＴＥ２（リードＬＤ２）と端子ＴＥ３（リードＬＤ３）とは電気的に接続される。従って、パワーＭＯＳＦＥＴ１（のソース）とパワーＭＯＳＦＥＴ２（のドレイン）との接続点ＴＥ６は、半導体装置ＰＫＧの外部（配線基板ＰＢ１）に設けられており、この接続点ＴＥ６は、例えば、モータＭＯＴのコイル（負荷）ＣＬに接続されている。
半導体装置ＰＫＧを用いたインバータ回路ＩＮＶに供給された直流電力は、インバータ回路ＩＮＶで交流電力に変換されて、負荷（ここではモータＭＯＴのコイルＣＬ）に供給されるようになっている。モータＭＯＴは、インバータ回路ＩＮＶから供給された交流電力によって駆動される。
また、制御回路ＣＬＣは端子ＴＥ５（リードＬＤ５）に接続され、この端子ＴＥ５（リードＬＤ５）は、半導体装置ＰＫＧの外部に設けられた制御回路ＣＴに接続されている。このため、半導体装置ＰＫＧ内の制御回路ＣＬＣは、端子ＴＥ５（リードＬＤ５）と、半導体装置ＰＫＧを実装した配線基板ＰＢ１の配線等を通じて、半導体装置ＰＫＧの外部に設けられた制御回路ＣＴに接続されている。これにより、半導体装置ＰＫＧの外部の制御回路ＣＴと半導体装置ＰＫＧ内の制御回路ＣＬＣとの間で、信号のやり取りが行われ、半導体装置ＰＫＧ内の制御回路ＣＬＣは、半導体装置ＰＫＧの外部に設けられた制御回路ＣＴによって制御される。
＜ノイズフィルタおよびキャパシタの構成について＞
次に、実施の形態１のノイズフィルタＦＩＬ１について詳細に説明する。図８は、実施の形態１のノイズフィルタＦＩＬ１を示す回路図である。
図８に示すように、ノイズフィルタＦＩＬ１は、端子ＴＭ１と、端子ＴＭ１に接合材ＳＤを介して接続されたリードＬＤ１（図２参照）と、リードＬＤ１に連結されたリード連結部ＬＢ１（図２参照）と、リード連結部ＬＢ１に接着層ＢＤ５を介して接続された金属板ＭＰ１と、キャパシタＤＣ１とを含んでいる。
図２および図５に示すように、キャパシタＤＣ１は、電極ＣＥ１と、電極ＣＥ１に対向して配置された電極ＣＤと、電極ＣＥ１と電極ＣＤとの間に配置された絶縁層ＩＬ２および絶縁材ＤＥとにより構成されている。電極ＣＥ１は、半導体装置ＰＫＧの封止体ＭＲ内に配置され、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＤは、配線基板ＰＢ１の絶縁層ＩＬ２内に配置され、配線基板ＰＢ１の端子ＴＭ４と接続されている。また、端子ＴＭ１には、配線基板ＰＢ１の配線等を介して電位（電源電位）ＶＩＮが供給されている。端子ＴＭ４には、配線基板ＰＢ１の配線等を介してグランド電位（接地電位）ＧＮＤが供給されている。また、金属板ＭＰ１は、接着層ＢＤ４を介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤに接続されている。
なお、前述のように、ノイズフィルタＦＩＬ１を構成する端子ＴＭ１は、配線基板ＰＢ１内にあり、リードＬＤ１、リード連結部ＬＢ１および金属板ＭＰ１は、半導体装置ＰＫＧ内にある。
ここで、ノイズフィルタＦＩＬ１を構成する各部材について詳細に説明する。図８には、ノイズフィルタＦＩＬ１を構成する各部材を等価回路、すなわち単一のＲＬＣフィルタ回路（より具体的には、２個のインダクタと１個のキャパシタとを組み合わせたＴ型回路の三端子フィルタ回路）として考えた場合の抵抗、インダクタンスおよびキャパシタンスを示している。端子ＴＭ１における抵抗は０．０６Ω、インダクタンスは２ｎＨ、キャパシタンスは０．２ｐＦである。一体に形成されたリード連結部ＬＢ１およびリードＬＤ１における抵抗は０．１２Ω、インダクタンスは１．８ｎＨ、キャパシタンスは０．１８ｐＦである。金属板ＭＰ１における抵抗は０．２４Ω、インダクタンスは３．６ｎＨ、キャパシタンスは０．３６ｐＦである。これらの値からわかるように、ノイズフィルタＦＩＬ１を構成する端子ＴＭ１、リードＬＤ１、リード連結部ＬＢ１および金属板ＭＰ１は、抵抗およびインダクタとして作用する。
一方、キャパシタＤＣ１におけるキャパシタンスは１ｎＦである。また、後述するように、キャパシタＤＣ１における寄生抵抗は０．０１Ω、寄生インダクタンスは０．０９ｎＨである。
ここで、実施の形態１のノイズフィルタＦＩＬ１を構成するキャパシタＤＣ１のキャパシタンスについて説明する。前述のように、キャパシタＤＣ１のキャパシタンスＣは、電極ＣＥ１および電極ＣＤの面積や、絶縁材ＤＥの有無等によって、変化させることができる。
図２に示すように、配線基板ＰＢ１において、電極ＣＤは絶縁層ＩＬ２によって覆われている。配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、絶縁材ＤＥが配置されている。そのため、電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出している場合には、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２（の一部）と絶縁材ＤＥとが存在する。また、電極ＣＥ１が封止体ＭＲに覆われている場合には、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２（の一部）と絶縁材ＤＥと封止体ＭＲ（の一部）とが存在する。
なお、絶縁材ＤＥが配置されていない場合は、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、空気層が存在する。そのため、電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出している場合には、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２（の一部）と空気層とが存在する。また、電極ＣＥ１が封止体ＭＲに覆われている場合には、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２（の一部）と空気層と封止体ＭＲ（の一部）とが存在する。
ここでは、（１）電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２と絶縁材ＤＥとが存在する場合と、（２）電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２と空気層とが存在する場合とを例に説明する。
平面視において、電極ＣＥ１と電極ＣＤとが重なっている部分の面積Ｓが８５ｍｍ２であるとする。そして、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間の距離、すなわち絶縁材ＤＥ（または空気層）の厚さは、８０μｍであるとする。また、配線基板ＰＢ１において、電極ＣＤ上に存在する絶縁層ＩＬ２の厚さは、２０μｍであるとする。また、絶縁材ＤＥの比誘電率は７、空気層の比誘電率は１、絶縁層ＩＬ２の比誘電率は４．４であるとする。以上より、（１）電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２と絶縁材ＤＥとが存在する場合のキャパシタＤＣ１のキャパシタンスＣは４７ｐＦとなる。また、（２）電極ＣＥ１が封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＤと電極ＣＥ１との間に、絶縁層ＩＬ２と空気層とが存在する場合のキャパシタＤＣ１のキャパシタンスＣは９ｐＦとなる。
ここで、電極ＣＥ１の形成方法について説明する。まず、あらかじめ半導体装置ＰＫＧの製造工程を簡単に説明すると、ダイボンディング工程、ワイヤボンディング工程、モールド工程（樹脂成形工程）等を有している。ダイボンディング工程は、例えば、リードフレームＬＦへ半導体チップＣＰＣ，ＣＰＨ，ＣＰＬをダイボンドする工程である。また、ワイヤボンディング工程は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬおよびリードＬＤを、金属板ＭＰ１，ＭＰ２およびワイヤＢＷによってそれぞれ接続する工程である。また、モールド工程は、樹脂封止を行って、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬおよびそれに接続された複数のワイヤＢＷと金属板ＭＰ１，ＭＰ２とを封止体ＭＲによって封止する工程である。
電極ＣＥ１の形成方法として、第一に、前記モールド工程の後、封止体ＭＲの裏面ＭＲｂに印刷パターンで形成する方法が挙げられる。印刷方法としては、例えば、スクリーン印刷、ロール印刷またはグラビア印刷等が挙げられる。電極ＣＥ１の材料は、比較的低温（２００℃以下）で硬化できる材料が好ましい。
また、電極ＣＥ１の形成方法として、第二に、前記モールド工程の前に、絶縁基材上に導体パターンをエッチングにより形成したもの、または、銅箔をポリイミドで挟み込んだいわゆるフレキ基板をモールド金型内に仮置きし、前記モールド工程において他の部材と共にインモールド成形する方法が挙げられる。この場合は、前記モールド工程の後に、電極ＣＥ１と金属板ＭＰ１とが接続される部分に、レーザ等で開口部を形成し、この開口部に導体を埋めて電極ＣＥ１と金属板ＭＰ１とを電気的に接続することができる。他の電極またはワイヤ等と干渉しないように、別の金属板等の接続部材を設けてもよいし、前記開口部に埋め込む導体をパターニングして干渉しないようにしてもよい。
なお、実施の形態１の電極ＣＥ１のように、半導体装置ＰＫＧ内に形成する電極が１つである場合には、電極の厚さを制御しやすいという観点から、電極を印刷パターンで形成する方法の方が、導体や基板を埋め込む方法に比べて有利である。一方、後述する実施の形態３のように、電極を多層にする場合には、あらかじめ多層の電極を形成しやすいという観点から、導体や基板を埋め込む方法の方が、電極を印刷パターンで形成する方法に比べて有利である。
＜検討の経緯について＞
以下、本発明者が検討した検討例について説明する。図９は、検討例１の電子装置ＥＤにおいて、図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図１０は、検討例２の電子装置ＥＤにおいて、図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図１１は、検討例３の電子装置ＥＤにおいて、図１のＡ１－Ａ１線に相当する位置で切断した断面図である。
本発明者は、例えばモータを駆動するためのインバータ回路を有する電子装置のノイズ対策について検討している。電子装置のノイズ対策は、以下の二つに大別することができる。一つは、対象の電子部品が動作することにより、他の回路の動作を妨害する程度を小さくすることが挙げられる。これは、ＥＭＩ（Electromagnetic Interference：電磁波妨害）と呼ばれている。もうひとつは、対象の電子部品の周囲にある回路や電子装置の外部で発生した電磁波によって、その電子部品の動作が影響を受ける程度を小さくすることが挙げられる、これは、ＥＭＳ（Electromagnetic Susceptibility：電磁波妨害感受）と呼ばれている。このようなＥＭＩ／ＥＭＳ対策として、ＥＭＣ（Electromagnetic Compatibility：電磁波両立性）性能を高める設計が重要である。
ＥＭＩ／ＥＭＳは、使用する電磁波の周波数帯に応じた対策が必要であり、現在のＥＭＩ／ＥＭＳの規制範囲は、１５０ｋＨｚ～１ＧＨｚの周波数帯域である。しかし、今後、ＥＭＩ／ＥＭＳの規制範囲は、１ＧＨｚ～６ＧＨｚに拡大されることが予定されている。６ＧＨｚの電磁波の波長は、λ／２が１２．５ｍｍ、λ／４が６．２５ｍｍであり、基板サイズや配線長と同じオーダーとなる。そのため、従来注意していなかったノイズと基板や配線との共振を考慮する必要がある。
そこで、本発明者は、ＥＭＣ性能を高めるために、基幹電源から電子部品へ電源を供給する電源経路において、ノイズフィルタ回路を配置することを検討した。ノイズフィルタ回路の１つ目の例として、キャパシタ（コンデンサ）のみを主回路の負荷に対して並列に接続した場合を考える。この際、虚数単位ｊ、周波数ｆ、キャパシタンスＣとして、キャパシタ（コンデンサ）のインピーダンスＺＣは、Ｚｃ＝１／ｊ２πｆＣとなる。ノイズの周波数ｆに対して、このキャパシタのインピーダンスＺＣが主回路の負荷よりも小さくなる場合に、ノイズはキャパシタ側をバイパスし、このキャパシタがノイズフィルタとして作用する。このようなキャパシタは、デカップリングキャパシタ（デカップリングコンデンサ、バイパスコンデンサ）と呼ばれる。また、理論的にはノイズの周波数ｆが高ければ高いほど、このキャパシタのインピーダンスＺＣは小さくなる。このため、このノイズフィルタ回路は、周波数ｆの高い成分をバイパスし、周波数ｆの低い成分のみを通過させることから、ローパスフィルタともよばれる。
また、ノイズフィルタ回路の２つ目の例として、インダクタ（コイル）のみを主回路の負荷に対して直列に接続した場合を考える。この際、虚数単位ｊ、周波数ｆ、インダクタンスＬとして、インダクタ（コイル）のインピーダンスＺＬは、ＺＬ＝ｊ２πｆＬとなる。ノイズの周波数ｆに対して、このインダクタのインピーダンスＺＬが大きくなると、ノイズの電流値が小さくなる。理論的にはノイズの周波数ｆが高ければ高いほど、このインダクタのインピーダンスＺＬは大きくなり、周波数ｆの低い成分のみを通過させることから、このノイズフィルタ回路もローパスフィルタとよばれる。
このように、ノイズフィルタ回路としては、キャパシタ、インダクタまたはキャパシタとインダクタとの組み合わせ等により構成することができる。ここで、インダクタは、半導体装置および配線基板に設けられた配線等の部材によって代用することができる。すなわち、前述の端子ＴＭ１、リード連結部ＬＢ１、リードＬＤ１および金属板ＭＰ１の長さおよび幅を調整することにより、これらの部材にインダクタの機能を付与することができる。一方、キャパシタの機能は、誘電体を介して対向配置される電極の面積に影響するため、これらの部材にキャパシタの機能を付与することは難しい。従って、本発明者は、ノイズフィルタ回路として、キャパシタの構成および配置を工夫してノイズフィルタ回路を構成することを検討した。
まず、本発明者は、図９に示す検討例１では、主回路の入り口にデカップリングキャパシタを配置することを検討した。具体的には、半導体チップＣＰＨ内にキャパシタＤＣ１０１を形成する。このキャパシタＤＣ１０１は、例えば、真空蒸着法、スパッタ蒸着法、ＣＶＤ（化学気相成長）法等の技術を利用して、半導体チップＣＰＨを構成する半導体基板に形成した電極層や誘電体層により構成されている。
次に、本発明者は、図１０に示す検討例２では、半導体チップと半導体装置内の配線との間にデカップリングキャパシタを配置することを検討した。具体的には、キャパシタＤＣ１０２をダイパッドＤＰＨ上に配置し、キャパシタＤＣ１０２を半導体チップＣＰＨのパッドＰＤＨＤと、グランド電位が供給された端子（例えば、図４の端子ＴＭ４）とに接続する。なお、キャパシタＤＣ１０２と半導体チップＣＰＨのパッドＰＤＨＤとは、金属板ＭＰ１よりも配線幅の狭い配線ＷＲ１０２により接続されている。また、キャパシタＤＣ１０２と端子ＴＭ４とは、配線ＷＲ１０２と同じ配線幅の配線（図示せず）により接続されている。
次に、本発明者は、図１１に示す検討例３に示すように、半導体装置と配線基板との間にデカップリングキャパシタを配置することを検討した。具体的には、キャパシタＤＣ１０３を配線基板ＰＢ１上に配置し、キャパシタＤＣ１０３を電源電位が供給された端子ＴＭ１と、グランド電位が供給された端子（例えば、図４の端子ＴＭ４）とに接続する。なお、キャパシタＤＣ１０３は、リードＬＤ１を介して端子ＴＭ１と接続されており、キャパシタＤＣ１０３とリードＬＤ１とは、金属板ＭＰ１よりも配線幅の狭い配線ＷＲ１０３により接続されている。また、キャパシタＤＣ１０３と端子ＴＭ４とは、配線ＷＲ１０３と同じ配線幅の配線（図示せず）により接続されている。
ここで、検討例１～検討例３において、キャパシタの構成および配置を検討するにあたり、キャパシタの寄生抵抗および寄生インダクタンスを考慮する必要がある。寄生抵抗とは、キャパシタおよびその近傍の配線に存在する抵抗を意味する。また、寄生インダクタンスとは、キャパシタおよびその近傍の配線に存在するインダクタンスを意味する。以下、寄生抵抗および寄生インダクタンスの影響について説明する。
寄生抵抗は、前述のキャパシタに直列に接続された抵抗と考えることができる。同様に、寄生インダクタンスは、前述のキャパシタに直列に接続されたインダクタと考えることができる。そのため、寄生抵抗ＲＰおよび寄生インダクタンスＬＰを考慮にいれたキャパシタのインピーダンスＺは、Ｚ＝１／ｊ２πｆＣ＋ＲＰ＋ｊ２πｆＬＰとなる。まず、寄生抵抗ＲＰは、ノイズの周波数ｆに対して変化しないため、キャパシタのインピーダンスの最小値を規定することになる。次に、ノイズの周波数ｆを高くしていくと、キャパシタのインピーダンス成分が小さくなるため、主回路の負荷よりも小さいうちは、前述と同じ作用を表す。しかし、ノイズの周波数ｆが一定以上になると、寄生インダクタンスのインピーダンス成分が大きくなっていき、主回路の負荷よりも大きくなるとノイズがキャパシタ側をバイパスしなくなり、このキャパシタはノイズフィルタとして作用しなくなる。
ここで、検討例１～検討例３における寄生インダクタンスの影響について説明する。図１２は、検討例１～検討例３のノイズフィルタを示す回路図である。図１２は、上記図８と同様に、ノイズフィルタを構成する各部材を等価回路、すなわち単一のＲＬＣフィルタ回路（より具体的には、２個のインダクタと１個のキャパシタとを組み合わせたＴ型回路の三端子フィルタ回路）として考えた場合の抵抗、インダクタンスおよびキャパシタンスを示している。端子ＴＭ１、リード連結部ＬＢ１、リードＬＤ１および金属板ＭＰ１の抵抗、インダクタンスおよびキャパシタンスは、上記図８と同様であるため、その説明を省略する。なお、図１２には、実施の形態１の構成についても記載しているが、説明は後述する。
まず、検討例１のキャパシタＤＣ１０１におけるキャパシタンスは１ｎＦ、寄生抵抗は０．１Ω、寄生インダクタンスは０ｎＨである。検討例２のキャパシタＤＣ１０２におけるキャパシタンスは１ｎＦ、寄生抵抗は０．１Ω、寄生インダクタンスは１．７ｎＨである。検討例３のキャパシタＤＣ１０３におけるキャパシタンスは１ｎＦ、寄生抵抗は０．２Ω、寄生インダクタンスは２ｎＨである。
一方、後述するように、実施の形態１のキャパシタＤＣ１におけるキャパシタンスは１ｎＦ（あるいは０．１ｎＦまたは１５ｐＦ）、寄生抵抗は０．０１Ω、寄生インダクタンスは０．０９ｎＨである。
以上を前提として、ノイズフィルタからの出力がノイズフィルタへの入力に対してどの程度減衰するかの入力周波数依存性を１００ｋＨｚ～１０ＧＨｚの範囲でシミュレーションによって求めた。図１３は、検討例１～検討例３のノイズフィルタにおいて、入力周波数に対する減衰率を示すグラフである。
図１３の横軸は、入力周波数であり、図１３の縦軸は、ノイズフィルタＦＩＬ１０１，ＦＩＬ１０２，ＦＩＬ１０３への入力に対して、ノイズフィルタＦＩＬ１０１，ＦＩＬ１０２，ＦＩＬ１０３からの出力がどの程度減衰されるかを示している。なお、図１３には、実施の形態１の結果も示しているが、説明は後述する。
また、図１３のグラフの縦軸は、Ｓパラメータ（Scattering parameter）の一つであるＳ２１により表している。Ｓパラメータとは、交流信号を波と捉えたとき、その波動の反射や伝送度合いで回路の特性を表したものである。特に、伝送度合いのうち、対象となる回路を通過する波が、どの程度減衰されて伝わるかを表すＳパラメータであるＳ２１は、｜Ｓ２１｜＝ノイズフィルタからの出力／ノイズフィルタへの入力で求めることができる。また、Ｓパラメータは、常用対数をとってｄＢ単位で表すのが一般的である。そのため、図１３の縦軸は、２０ｌｏｇ｜Ｓ２１｜で表している。例えば、｜Ｓ２１｜＝１／√２のとき、２０ｌｏｇ｜Ｓ２１｜≒－３ｄＢであり、｜Ｓ２１｜＝１／√１０のとき、２０ｌｏｇ｜Ｓ２１｜＝－１０ｄＢであり、｜Ｓ２１｜＝１／１０のとき、２０ｌｏｇ｜Ｓ２１｜＝－２０ｄＢである。以下、Ｓ２１をｄＢ単位で表す場合は、２０ｌｏｇ｜Ｓ２１｜とした値を示しているものとし、簡単のため、Ｓ２１は約－３ｄＢである（またはＳ２１≒－３ｄＢ）のように表すこととする。なお、Ｓ２１＝－３ｄＢのとき、減衰されない場合に比べて出力電力が半分になるため、このときの周波数をカットオフ周波数と呼ぶ。
図１３に示すように、検討例１では、入力周波数が１ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。入力周波数が１ＭＨｚ～３ＧＨｚ程度の範囲において、Ｓ２１は単調減少、すなわち減衰率は単調増加している。そして、入力周波数が３ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－３０ｄＢ以下を維持している。
検討例２では、検討例１と同様に、入力周波数が１ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。しかし、入力周波数が約１００ＭＨｚであるところで、Ｓ２１は最小値を取り、入力周波数が１００ＭＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。特に、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより大きくなってしまう。
検討例３では、入力周波数が１００ｋＨｚ～１０ＧＨｚの範囲において、検討例２とほぼ同じ挙動を示している。
以下、検討例１～検討例３のノイズフィルタの減衰率と入力周波数との関係について検討する。前述の図１２に示すように、検討例１のノイズフィルタＦＩＬ１０１では、半導体チップＣＰＨ内にキャパシタＤＣ１０１を形成している。検討例２のノイズフィルタＦＩＬ１０２では、キャパシタＤＣ１０２をダイパッドＤＰＨ上に配置し、キャパシタＤＣ１０２を半導体チップＣＰＨのパッドＰＤＨＤと、グランド電位が供給された端子（図示せず）とに接続している。検討例３のノイズフィルタＦＩＬ１０３では、キャパシタＤＣ１０３を配線基板ＰＢ１上に配置し、キャパシタＤＣ１０３をリードＬＤ１と、グランド電位が供給された端子（図示せず）とに接続している。
ここで、本発明者の検討により、キャパシタの寄生インダクタンスは、キャパシタを構成する一方の電極と主回路との接続距離（配線の長さ）に大きく依存することがわかった。すなわち、検討例１のノイズフィルタＦＩＬ１０１では、キャパシタＤＣ１０１と半導体チップＣＰＨとの間に何も存在しないため、キャパシタＤＣ１０１には寄生インダクタンスは無視できるほど小さい。一方、検討例２のノイズフィルタＦＩＬ１０２では、キャパシタＤＣ１０２と半導体チップＣＰＨとの間に、配線幅が他の部品よりも狭く、一定の長さを有する配線ＷＲ１０２が存在する。そのため、キャパシタＤＣ１０２には、配線ＷＲ１０２に由来する寄生抵抗（０．１Ω）および寄生インダクタンス（１．７ｎＨ）が存在することになる。
また、検討例３のノイズフィルタＦＩＬ１０３では、キャパシタＤＣ１０３と半導体チップＣＰＨとの間に、配線幅が他の部品よりも狭く、一定の長さを有する配線ＷＲ１０３が存在し、配線ＷＲ１０３の他にも、端子ＴＭ１、リードＬＤ１、リード連結部ＬＢ１および金属板ＭＰ１が存在する。そのため、キャパシタＤＣ１０３には、配線ＷＲ１０３、端子ＴＭ１、リードＬＤ１、リード連結部ＬＢ１および金属板ＭＰ１に由来する寄生抵抗（０．２Ω）および寄生インダクタンス（２ｎＨ）が存在することになる。発明者の詳細な検討により、検討例３では、金属板ＭＰ１よりも配線幅が狭く、かつ、配線長が長い配線ＷＲ１０３、リードＬＤ１およびリード連結部ＬＢ１の寄生インダクタンスへの寄与が大きいことがわかった。
前述したように、寄生抵抗ＲＰおよび寄生インダクタンスＬＰを考慮にいれたキャパシタのインピーダンスＺは、Ｚ＝１／ｊ２πｆＣ＋ＲＰ＋ｊ２πｆＬＰである。ノイズの周波数ｆを高くしていくと、インピーダンスのキャパシタ由来の成分１／ｊ２πｆＣが小さくなるため、ノイズがキャパシタ側をバイパスし、ノイズの減衰率が大きくなる。しかし、キャパシタの寄生インダクタンスＬＰが無視できない場合、ノイズの周波数ｆが一定以上になると、インピーダンスの寄生インダクタンス由来の成分ｊ２πｆＬＰが大きくなっていき、ノイズがキャパシタ側をバイパスしなくなり、ノイズの減衰率が小さくなる。
ここで、検討例１のキャパシタＤＣ１０１のキャパシタンスＣは１ｎＦであるため、カットオフ周波数が約１０ＭＨｚである。そして、キャパシタＤＣ１０１の寄生インダクタンスは０ｎＨであるため、ノイズの周波数ｆにかかわらずインピーダンスの寄生インダクタンス由来の成分ｊ２πｆＬＰは０である。その結果、入力周波数が６０ＭＨｚ～１０ＧＨｚの周波数帯域でＳ２１が－２０ｄＢよりも小さく、すなわち減衰率が１／１０よりも大きくなっている。従って、前述したように、ＥＭＩ／ＥＭＳの規制範囲が、今後１ＧＨｚ～６ＧＨｚの周波数帯域に拡大されることを鑑みると、検討例１のノイズフィルタＦＩＬ１０１では、前記規制を満たすことができる。
検討例１においては、例えば、カットオフ周波数を約１０ＭＨｚ以下とするために、キャパシタＤＣ１０１のキャパシタンスＣを１ｎＦとしている。キャパシタＤＣ１０１のキャパシタンスＣをこのような大きな値とするためには、半導体チップ内において、キャパシタＤＣ１０１を構成する電極層の面積を大きくする必要がある。そのため、半導体チップのサイズ（図９に示す半導体チップＣＰＨの長さＬＣＰ１０１）が大きくなり、ダイパッドのサイズ（図９に示すダイパッドＤＰＨの長さＬＤＰ１０１）、半導体装置のサイズ（図９に示す半導体装置ＰＫＧの長さＬＰＫＧ１０１）や配線基板のサイズも大きくなるという問題が生じる。半導体チップ、半導体装置および配線基板のサイズ増加は、設計コストや製造コストの多大な増大につながる。特に、検討例１では、半導体チップＣＰＨを構成する半導体基板を新たに設計変更する必要があるため、設計コストや製造コストの多大な増大につながる。その結果、検討例１は現実的な解決方法ではないといえる。
一方、図１０に示す検討例２では、半導体チップと半導体装置内の配線との間にデカップリングキャパシタを配置しているため、検討例１と異なり半導体チップのサイズは大きくならない。また、検討例２のキャパシタＤＣ１０２のキャパシタンスＣは検討例１と同様に１ｎＦであるため、カットオフ周波数は約１０ＭＨｚである。
しかし、検討例２のキャパシタＤＣ１０２の寄生インダクタンスは１．７ｎＨである。そのため、図１３に示すように、検討例２では、入力周波数が１００ＭＨｚよりも高くなると、寄生インダクタンスのインピーダンス成分が大きくなって、減衰率が小さくなっていく。特に、検討例２では、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより大きくなってしまう。前述したように、ＥＭＩ／ＥＭＳの規制範囲が、今後１ＧＨｚ～６ＧＨｚの周波数帯域に拡大されることを鑑みると、検討例２のノイズフィルタＦＩＬ１０２では、この規制を満たすことができない。
そして、検討例２では、キャパシタを半導体装置内に配置するため、ダイパッドのサイズ（図１０に示すダイパッドＤＰＨの長さＬＤＰ１０２）が大きくなり、その結果、半導体装置のサイズ（図１０に示す半導体装置ＰＫＧの長さＬＰＫＧ１０２）や配線基板のサイズも大きくなるという問題が生じる。前述と同様に、半導体装置および配線基板のサイズ増加は、設計コストや製造コストの増大につながる。
また、図１１に示す検討例３では、半導体装置と配線基板との間にデカップリングキャパシタを配置しているため、検討例１または検討例２と異なり半導体チップや半導体装置のサイズは大きくならない。また、検討例３のキャパシタＤＣ１０３のキャパシタンスＣは検討例１および検討例２と同様に１ｎＦであるため、カットオフ周波数は約１０ＭＨｚである。
しかし、検討例３のキャパシタＤＣ１０３の寄生インダクタンスは２ｎＨである。そのため、図１３に示すように、検討例３では、入力周波数が１００ＭＨｚよりも高くなると、寄生インダクタンスのインピーダンス成分が大きくなって、減衰率が小さくなっていく。特に、検討例３では、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより大きくなってしまう。前述したように、ＥＭＩ／ＥＭＳの規制範囲が、今後１ＧＨｚ～６ＧＨｚの周波数帯域に拡大されることを鑑みると、検討例３のノイズフィルタＦＩＬ１０３では、この規制を満たすことができない。
そして、検討例３では、配線基板において半導体装置が搭載されない領域にキャパシタを配置するため、配線基板のサイズが大きくなるという問題が生じる。前述と同様に、配線基板のサイズ増加は、設計コストや製造コストの増大につながる。
以上の検討例１～検討例３より、ノイズフィルタとしてキャパシタを採用する場合には、キャパシタの寄生抵抗および寄生インダクタンスをできるだけ小さくして、ノイズの減衰率を高めることが望まれる。特に、寄生インダクタンスをできるだけ小さくして、１ＧＨｚ～６ＧＨｚの周波数領域におけるノイズの減衰率を高めることが望まれる。
そして、キャパシタのキャパシタンスをできるだけ大きくして、ノイズフィルタのカットオフ周波数を低くすることが望まれる。ここで、互いに対向する一対の電極からなるキャパシタのキャパシタンスＣは、真空の誘電率ε０、電極間に存在する物質の比誘電率εｒ、電極の面積Ｓ、電極間の距離ｄとして、Ｃ＝ε０εｒＳ／ｄとなる。そのため、キャパシタのキャパシタンスＣを大きくするためには、（１）電極の面積Ｓを大きくし、（２）電極間の距離ｄを小さくし、（３）電極間に存在する物質の比誘電率εｒを大きくすることが必要となる。
＜主要な特徴と効果について＞
図８に示すように、実施の形態１の主要な特徴のうちの一つは、ノイズフィルタＦＩＬ１は、端子ＴＭ１と、端子ＴＭ１に接続されたリードＬＤ１およびリード連結部ＬＢ１（図２参照）と、リード連結部ＬＢ１に接着層ＢＤ５を介して接続された金属板ＭＰ１と、リード連結部ＬＢ１と金属板ＭＰ１との間に接続されたキャパシタＤＣ１とを含んでいることである。
また、キャパシタＤＣ１は、電極ＣＥ１と、電極ＣＥ１に対向して配置された電極ＣＤと、電極ＣＥ１と電極ＣＤとの間に配置された絶縁材ＤＥとにより構成されている。電極ＣＥ１は、半導体装置ＰＫＧの封止体ＭＲ内に配置され、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＥ１と電極ＣＤとの距離は、金属板ＭＰ１と電極ＣＤとの距離よりも短い（電極ＣＥ１は、金属板ＭＰ１よりも電極ＣＤに近い）。
また、電極ＣＤは、配線基板ＰＢ１の絶縁層ＩＬ２内に配置され、配線基板ＰＢ１の端子ＴＭ４と接続されている。また、端子ＴＭ１には、配線基板ＰＢ１の配線等を介して電位（電源電位）ＶＩＮが供給されている。端子ＴＭ４には、配線基板ＰＢ１の配線等を介してグランド電位（接地電位）ＧＮＤが供給されている。また、金属板ＭＰ１は、接着層ＢＤ４を介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤに接続されている。
実施の形態１では、このような構成を採用したことにより、電子装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。
上記検討例２または上記検討例３では、デカップリングキャパシタを配置して配線ＷＲ１０２，ＷＲ１０３を介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤと接続していた。それに対して、実施の形態１では、キャパシタＤＣ１を構成する電極ＣＥ１を、リードＬＤ１およびリード連結部ＬＢ１よりも配線幅が広く、配線長さが短い金属板ＭＰ１のみを介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤと接続している。
すなわち、実施の形態１では、キャパシタＤＣ１を構成する、対向する一対の電極のうちの１つ（電極ＣＥ１）を少なくとも半導体装置ＰＫＧの封止体ＭＲ内に配置することで、キャパシタを構成する一方の電極と主回路との接続距離（配線長さ）を小さくすることができる。
さらに、図２～図４に示すように、実施の形態１では、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａは、封止体ＭＲの裏面ＭＲｂ側を向くように配置されている。すなわち、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの表面は、封止体ＭＲの裏面ＭＲｂ側を向くように配置されている。そして、半導体装置ＰＫＧは、封止体ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載されている。このように、実施の形態１では、いわゆる逆ベンド構造のパッケージを採用しているため、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側の、封止体ＭＲ以外の部材が存在しない空きスペースに電極ＣＥ１を配置することができる。さらに、平面視において、金属板ＭＰ１の面積よりも大きい面積を有する、より好ましくは、封止体ＭＲの面積と同等以上に大きい面積を有する電極ＣＥ１を配置することができる。そして、封止体ＭＲの裏面ＭＲｂと配線基板ＰＢ１の主面ＰＢ１ａとが対向しているため、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側に配置された電極ＣＥ１と、配線基板ＰＢ１の絶縁層ＩＬ２内に配置された電極ＣＤとの距離を最小限にすることができる。
なお、金属板ＭＰ１も電極ＣＤと対向しているため、電極ＣＥ１を設けずに金属板ＭＰ１と電極ＣＤとによりノイズフィルタ用のキャパシタを構成することも考えられる。しかしながら、キャパシタンスを大きくするために、金属板ＭＰ１の平面寸法（平面積）を現状よりも大きくすると、パッドＰＤＨＤの面積よりも大きくなってしまい、パッドＰＤＨＤとリードＬＤ１とを適切に接続することができなくなる。そのため、金属板ＭＰ１の平面寸法を大きくすることができない。
また、キャパシタンスを大きくするために、金属板ＭＰ１と電極ＣＤとの距離を短くするために、例えば封止体ＭＲの裏面ＭＲｂ側の厚さを小さくしてしまうと、ワイヤＢＷ（図３参照）が露出する等の問題が生じるおそれがある。そのため、金属板ＭＰ１と電極ＣＤとの距離を短くすることができない。
従って、半導体チップＣＰＨのパッドＰＤＨＤとリードＬＤ１（リード連結部ＬＢ１）とを接続するための部材である金属板ＭＰ１と電極ＣＤとによりノイズフィルタ用のキャパシタを構成すると、このキャパシタのキャパシタンスを大きくすることが難しくなる。
一方、実施の形態１のように、金属板ＭＰ１とは別に電極ＣＥ１を設け、この電極ＣＥ１を金属板ＭＰ１と接続することにより、平面視において、電極ＣＥ１の面積を金属板ＭＰ１よりも大きく、より好ましくは封止体ＭＲと同等以上に大きい面積にすることができる。そして、電極ＣＥ１を配線基板ＰＢ１の主面ＰＢ１ａと対向する封止体ＭＲの裏面ＭＲｂ側に配置することにより、電極ＣＥ１と電極ＣＤとの距離を金属板ＭＰ１と電極ＣＤとの距離よりも小さくすることができる。その結果、電極ＣＥ１と電極ＣＤとによりノイズフィルタ用のキャパシタを構成することで、このキャパシタのキャパシタンスを大きくすることが可能となる。
また、金属板ＭＰ１は、上記検討例２の配線ＷＲ１０２や上記検討例３の配線ＷＲ１０３に比べて配線長さが短く、かつ、配線幅が広い。そのため、金属板ＭＰ１に由来する寄生抵抗および寄生インダクタンスが、配線ＷＲ１０２，ＷＲ１０３に由来する寄生抵抗および寄生インダクタンスに比べて小さい。
その結果、実施の形態１では、検討例２および検討例３に比べて、キャパシタの寄生抵抗および寄生インダクタンスを小さくすることができる。
また、電極ＣＥ１と電極ＣＤとの間は、配線基板ＰＢ１に搭載した半導体装置ＰＫＧと、この配線基板ＰＢ１との隙間（空隙）に相当する。そのため、電極ＣＥ１と電極ＣＤとの間、すなわち、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間に、封止体ＭＲを構成する材料よりも比誘電率の高い絶縁材（誘電体）ＤＥを自由に選択して、後から配置することができる。
以上より、実施の形態１では、（１）電極の面積Ｓを大きくし、（２）電極間の距離ｄを小さくし、（３）電極間に存在する物質の比誘電率εｒを大きくするという３つの条件を満たすことができ、その結果、キャパシタＤＣ１のキャパシタンスＣを大きくすることができる。
そして、実施の形態１では、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側の、封止体ＭＲ以外の部材が存在しない空きスペースに電極ＣＥ１を配置しているため、半導体チップはもちろん、半導体装置のサイズも大きくならない。そして、配線基板ＰＢ１には、平面視において、半導体装置ＰＫＧと重なる領域に電極ＣＤを配置している。そのため、配線基板のサイズも大きくならない。その結果、半導体装置および配線基板の設計コストや製造コストの増大を防止することができる。
以下、実施の形態１のノイズフィルタＦＩＬの減衰率と入力周波数との関係について検討する。図１２に示すように、実施の形態１では、キャパシタＤＣ１を構成する電極ＣＥ１を金属板ＭＰ１に接続し、キャパシタＤＣ１を構成する電極ＣＤをグランド電位が供給された端子に接続している。実施の形態１では、キャパシタＤＣ１と半導体チップＣＰＨとの間に、金属板ＭＰ１が存在する。ここで、金属板ＭＰ１は、上記検討例２の配線ＷＲ１０２や上記検討例３の配線ＷＲ１０３に比べて配線幅が広い。そのため、金属板ＭＰ１に由来する寄生抵抗および寄生インダクタンスが、配線ＷＲ１０２，ＷＲ１０３に由来する寄生抵抗および寄生インダクタンスに比べて小さい。具体的には、検討例２のキャパシタＤＣ１０２における寄生抵抗は０．１Ω、寄生インダクタンスは１．７ｎＨであり、検討例３のキャパシタＤＣ１０３における寄生抵抗は０．２Ω、寄生インダクタンスは２ｎＨである。一方、実施の形態１のキャパシタＤＣ１における寄生抵抗は０．０１Ω、寄生インダクタンスは０．０９ｎＨである。
また、実施の形態１のキャパシタＤＣ１におけるキャパシタンスは、（１）１ｎＦ、（２）０．１ｎＦ、（３）１５ｐＦの３つの場合を検討した。キャパシタＤＣ１が（１）１ｎＦの場合は、検討例１～検討例３のキャパシタＤＣ１０１，ＤＣ１０２，ＤＣ１０３のキャパシタンスと同じ値であり、寄生抵抗および寄生インダクタンスのみが異なることになる。
図１３に示すように、実施の形態１のキャパシタＤＣ１のキャパシタンスが１ｎＦである場合、入力周波数が１ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。入力周波数が約５００ＭＨｚであるところで、Ｓ２１は最小値を取る。そして、入力周波数が５００ＭＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。ただし、入力周波数が５００ＭＨｚ～１０ＧＨｚの範囲において、Ｓ２１はほぼ－２０ｄＢ以下を維持している。
次に、実施の形態１のキャパシタＤＣ１のキャパシタンスが０．１ｎＦである場合、入力周波数が１０ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。入力周波数が約２ＧＨｚであるところで、Ｓ２１は最小値を取る。そして、入力周波数が２ＧＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。ただし、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより小さい。
次に、実施の形態１のキャパシタＤＣ１のキャパシタンスが１５ｐＦである場合、入力周波数が１００ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。入力周波数が約４ＧＨｚであるところで、Ｓ２１は最小値を取る。そして、入力周波数が４ＧＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。ただし、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより小さい。
以下、実施の形態１のノイズフィルタＦＩＬ１の減衰率と入力周波数との関係について検討する。実施の形態１では、キャパシタＤＣ１と半導体チップＣＰＨとの間に、金属板ＭＰ１に由来する寄生抵抗（０．０１Ω）および寄生インダクタンス（０．０９ｎＨ）が存在する。実施の形態１の寄生抵抗および寄生インダクタンスの値は、検討例２や検討例３の寄生抵抗および寄生インダクタンスの値に比べて小さい。そのため、図１３に示すように、実施の形態１では、検討例２および検討例３と異なり、入力周波数が１００ＭＨｚよりも高くなっても、寄生インダクタンスのインピーダンス成分が大きくならず、減衰率が小さくならない。特に、実施の形態１では、入力周波数が１ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより小さい。これにより、前述したように、ＥＭＩ／ＥＭＳの規制範囲が、今後１ＧＨｚ～６ＧＨｚの周波数帯域に拡大された場合でも、実施の形態１のノイズフィルタＦＩＬ１では、この規制を満たすことができる。
なお、実施の形態１では、基幹電源から電子部品へ電源を供給する電源経路においてノイズフィルタ回路を配置する場合を例に説明したが、これに限定されるものではない。例えば、半導体装置内における半導体チップの接続方法を変更することにより、半導体装置の内部の制御回路から半導体装置の外部の制御回路への信号伝送経路においてノイズフィルタ回路を配置することもできる。また、インバータ回路からこのインバータ回路に接続されたモータ等に交流電力が供給される電力供給経路においてノイズフィルタ回路を配置することもできる。
具体的には、実施の形態１において、キャパシタＤＣ１を構成する電極ＣＥ１が電源ＶＩＮに接続され、キャパシタＤＣ１を構成する電極ＣＤがグランドＧＮＤに接続されている場合を例に説明したが、これに限定されるものではない。それに対して、電極ＣＥ１が電源ＶＩＮに接続され、電極ＣＤが信号に接続されていてもよい。また、電極ＣＥ１が信号に接続され、電極ＣＤが電源ＶＩＮまたはグランドＧＮＤに接続されていてもよく、電極ＣＥ１がグランドＧＮＤに接続され、電極ＣＤが電源ＶＩＮまたは信号に接続されていてもよい。
ここで、キャパシタＤＣ１を構成する電極ＣＥ１および電極ＣＤの厚さについて説明する。電極ＣＥ１および電極ＣＤの厚さは、電磁波遮蔽の観点から、表皮深さ（表皮厚さ）を根拠に定めることができる。まず、表皮深さとは、導体に入射した電磁波が１／ｅ（ｅは自然対数）に減衰する距離で表される。表皮深さｄと周波数ｆ（角周波数ω）との関係は、ｄ＝（ρ／πｆμ）１／２＝（２ρ／ωμ）１／２で求めることができる。ここで、ρは導体の電気抵抗率、μは導体の絶対透磁率である。導体に銅を用いた場合、周波数ｆを１０ＭＨｚとすると、表皮深さｄは２０μｍとなり、周波数ｆを１ＧＨｚとすると、表皮深さｄは２μｍとなる。遮蔽対象の電磁波はその導体の表皮深さより深く入れないため、導体を表皮深さ以上に厚くしても遮蔽効果は変わらない。従って、高い遮蔽効果を得るために必要な導体の厚さは、表皮深さ程度まで厚くできれば十分であることがわかる。そのため、前述したように、１ＧＨｚの周波数帯域を対象とするのであれば、電極ＣＥ１および電極ＣＤの厚さは２μｍ以上であることが好ましい。なお、電極ＣＥ１の厚さは、形成時のバラつきを考慮して、設計厚さ３μｍ以上であることが好ましい。
一方、前述したように、電極ＣＥ１および電極ＣＤの厚さを厚くしすぎると、キャパシタＤＣ１において電極ＣＥ１および電極ＣＤに由来する寄生抵抗および寄生インダクタンスが大きくなる。そのため、電極ＣＥ１および電極ＣＤの厚さは、１００μｍ以下であることが好ましく、５０μｍ以下であることがより好ましい。
＜実施の形態１の変形例＞
以下、上記実施の形態１の変形例（以下、変形例１）の電子装置の構成について、図１４および図１５を用いて説明する。図１４は、変形例１の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図１５は、検討例３、上記実施の形態１および変形例１のノイズフィルタを示す回路図である。
図１４に示すように、変形例１では、上記実施の形態１と同様に、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に、ノイズフィルタＦＩＬ１ａが接続されている。ノイズフィルタＦＩＬ１ａは、キャパシタＤＣ１ａ，ＤＣ１ｂを備えている。キャパシタＤＣ１ａは、上記実施の形態１のキャパシタＤＣ１と同様の構成を有している。すなわち、キャパシタＤＣ１ａは、電極ＣＥ１と、電極ＣＥ１に対向して配置された電極ＣＤと、電極ＣＥ１と電極ＣＤとの間に配置された絶縁層ＩＬ２および絶縁材ＤＥとにより構成されている。
また、キャパシタＤＣ１ｂは、例えば、デカップリングキャパシタであり、上記検討例３のキャパシタＤＣ１０３と同様の構成を有している。すなわち、キャパシタＤＣ１ｂは、配線基板ＰＢ１上に配置されており、電源電位が供給された端子ＴＭ１と、グランド電位が供給された端子（例えば、端子ＴＭ４（図４参照））とに接続されている。なお、キャパシタＤＣ１ｂは、リードＬＤ１を介して端子ＴＭ１と接続されており、キャパシタＤＣ１ｂとリードＬＤ１とは、金属板ＭＰ１よりも配線幅の狭い配線ＷＲ１ｂにより接続されている。また、キャパシタＤＣ１ｂと端子ＴＭ４とは、配線ＷＲ１ｂと同じ配線幅の配線（図示せず）により接続されている。
この点が、変形例１のノイズフィルタＦＩＬ１ａと、上記実施の形態１のノイズフィルタＦＩＬ１との相違点である。変形例１のノイズフィルタＦＩＬ１ａのその他の構成については、上記実施の形態１のノイズフィルタＦＩＬ１と同様であり、繰り返しの説明を省略する。
なお、図１５に示すように、キャパシタＤＣ１ａにおける寄生抵抗は０．０１Ω、寄生インダクタンスは０．０９ｎＨである（実施の形態１のキャパシタＤＣ１参照）。また、キャパシタＤＣ１ａのキャパシタンスは９ｐＦである。また、キャパシタＤＣ１ｂにおける寄生抵抗は０．２Ω、寄生インダクタンスは２ｎＨである（検討例３のキャパシタＤＣ１０３参照）。また、キャパシタＤＣ１ｂのキャパシタンスは１ｎＦである。
ここで、変形例１のノイズフィルタＦＩＬ１ａの減衰率と入力周波数との関係について説明する。図１６は、変形例１、実施の形態１および検討例３のノイズフィルタにおいて、入力周波数に対する減衰率を示すグラフである。比較のため、上記実施の形態１のキャパシタＤＣ１（キャパシタンスは９ｐＦ）の場合、および、上記検討例３のキャパシタＤＣ１０３の場合も併せて説明する。
図１６に示すように、変形例１のキャパシタＤＣ１ａと同様の構成を有する上記実施の形態１のキャパシタＤＣ１（キャパシタンス９ｐＦ）を備えるノイズフィルタＦＩＬ１においては、変形例１のキャパシタＤＣ１ａにおいて、入力周波数が１００ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。入力周波数が約５ＧＨｚであるところで、Ｓ２１は最小値を取る。そして、入力周波数が５ＧＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。ただし、入力周波数が約１．７ＧＨｚ～１０ＧＨｚの範囲において、Ｓ２１は－１０ｄＢより小さい。
また、変形例１のキャパシタＤＣ１ｂと同様の構成を有する上記検討例３のキャパシタＤＣ１０３を備えるノイズフィルタＦＩＬ１０３において、入力周波数が１ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。しかし、入力周波数が約１００ＭＨｚであるところで、Ｓ２１は最小値を取り、入力周波数が１００ＭＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。
ここで、変形例１のキャパシタＤＣ１ａ，ＤＣ１ｂを備えるノイズフィルタＦＩＬ１ａでは、まず、入力周波数が１ＭＨｚよりも高くなると、Ｓ２１が小さく、すなわち減衰率が大きくなっていく。そして、入力周波数が約１００ＭＨｚであるところで、Ｓ２１は極小値を取り、入力周波数が１００ＭＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。その後、入力周波数が約７００Ｈｚであるところで、Ｓ２１は極大値を取り、再びＳ２１は小さく、すなわち減衰率が大きくなっていく。そして、入力周波数が約５ＧＨｚであるところで、Ｓ２１は最小値を取る。そして、入力周波数が５ＧＨｚよりも高くなると、Ｓ２１が大きく、すなわち減衰率が小さくなっていく。これらの結果から、変形例１によれば、１０ＭＨｚ～１ＧＨｚの範囲のノイズをキャパシタＤＣ１ｂによって、１ＧＨｚ～１０ＧＨｚの範囲のノイズをキャパシタＤＣ１ａによって、それぞれ、低減できることがわかる。
従って、変形例１のノイズフィルタＦＩＬ１ａは、上記実施の形態１のキャパシタＤＣ１によって減衰率が大きくなる周波数領域と、上記検討例３のキャパシタＤＣ１０３によって減衰率が大きくなる周波数領域との両方の周波数領域において減衰率を大きくすることができる。
前述したように、ノイズフィルタのカットオフ周波数をできるだけ低くするためには、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくする必要がある。キャパシタのキャパシタンスを大きくするためには、（１）電極の面積Ｓを大きくし、（２）電極間の距離ｄを小さくし、（３）電極間に存在する物質の比誘電率εｒを大きくすることが必要である。ここで、（１）電極の面積Ｓや（２）電極間の距離ｄを変更することは、半導体装置や配線基板のサイズ増大や設計変更を伴うため容易ではない。そのため、上記実施の形態１では、（３）電極間に存在する物質の比誘電率εｒを大きくするために、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間に、絶縁材ＤＥを配置していた。ただし、前述のように、絶縁材ＤＥを配置するためには、半導体装置ＰＫＧを配線基板ＰＢ１に搭載した後に、絶縁材を後注入する必要がある。
変形例１では、キャパシタンス（９ｐＦ）が小さい一方、寄生抵抗（０．０１Ω）および寄生インダクタンス（０．０９ｎＨ）が小さいキャパシタＤＣ１ａと、キャパシタンス（１ｎＦ）が大きい一方、寄生抵抗（０．２Ω）および寄生インダクタンス（２ｎＨ）が大きいキャパシタＤＣ１ｂとを組み合わせている。こうすることで、キャパシタＤＣ１ａのキャパシタンスを大きくするためにキャパシタＤＣ１ａにおいて絶縁材を後注入する必要がなくなる。このように、広い周波数領域において減衰率を大きくすることができる点、および、絶縁材の後注入工程が不要であり、この分の製造コストを低減できる点で、変形例１は、上記実施の形態１よりも有利である。
一方、配線基板にキャパシタＤＣ１ｂを搭載する必要がなく、この分の製造コストを低減できる点で、上記実施の形態１は、変形例１よりも有利である。
（実施の形態２）
以下、実施の形態２の電子装置の構成について、図１７～図２０を用いて説明する。図１７は、実施の形態２の半導体装置ＰＫＧを下面側から見たときの、封止体ＭＲを透視した平面透視図を示している。図１８は、図１７に示す電子装置ＥＤにおいて、図１７のＡ２－Ａ２線に相当する位置で切断した断面図である。図１９は、図１７に示す電子装置ＥＤにおいて、図１７のＡ３－Ａ３線に相当する位置で切断した断面図である。図２０は、実施の形態２の電子装置ＥＤに含まれるインバータ回路を示す回路図である。
図２０に示すように、実施の形態２のノイズフィルタは、ノイズフィルタＦＩＬ２ａ，ＦＩＬ２ｂ，ＦＩＬ２ｃ，ＦＩＬ２ｄにより構成されている。ノイズフィルタＦＩＬ２ａは、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に接続されている。ノイズフィルタＦＩＬ２ｂ，ＦＩＬ２ｃは、半導体装置ＰＫＧの外部の制御回路ＣＴと半導体チップＣＰＣとの間に接続されている。ノイズフィルタＦＩＬ２ｄは、モータＭＯＴに含まれるコイルＣＬ等と半導体チップＣＰＬとの間に接続されている。
図示しないが、ノイズフィルタＦＩＬ２ａは、端子ＴＭ１と、端子ＴＭ１に接続されたリードＬＤ１およびリード連結部ＬＢ１（図２参照）と、リード連結部ＬＢ１に接着層ＢＤ５を介して接続された金属板ＭＰ１と、キャパシタＤＣ２ａとを含んでいる。キャパシタＤＣ２ａは、電極（第１導体部材）ＣＥ２ａと、電極ＣＥ２ａに対向して配置された電極ＣＤと、電極ＣＥ２ａと電極ＣＤとの間に配置された絶縁材ＤＥとにより構成されている。すなわち、図１７と上記図６とを比較するとわかるように、ノイズフィルタＦＩＬ２ａの電極ＣＥ２ａが、上記実施の形態１のノイズフィルタＦＩＬ１の電極ＣＥ１と異なるが、ノイズフィルタＦＩＬ２ａのそれ以外の構成は、ノイズフィルタＦＩＬ１（図２参照）と同じである。
また、図１８に示すように、ノイズフィルタＦＩＬ２ｂは、端子ＴＭ５と、端子ＴＭ５に接続されたリードＬＤ５と、リードＬＤ５および半導体チップＣＰＣのパッドＰＤＣを接続するワイヤＢＷと、キャパシタＤＣ２ｂとを含んでいる。図１８に示すように、キャパシタＤＣ２ｂは、電極（第２導体部材）ＣＥ２ｂと、電極ＣＥ２ｂに対向して配置された電極ＣＤと、電極ＣＥ２ｂと電極ＣＤとの間に配置された絶縁材ＤＥとにより構成されている。
図示しないが、ノイズフィルタＦＩＬ２ｃは、端子ＴＭ５（図１８参照）と、端子ＴＭ５に接続されたリードＬＤ５（図１８参照）と、リードＬＤ５および半導体チップＣＰＣのパッドＰＤＣを接続するワイヤＢＷ（図１８参照）と、キャパシタＤＣ２ｃとを含んでいる。キャパシタＤＣ２ｃは、電極（第３導体部材）ＣＥ２ｃと、電極ＣＥ２ｃに対向して配置された電極ＣＤと、電極ＣＥ２ｃと電極ＣＤとの間に配置された絶縁材ＤＥとにより構成されている。
図１９に示すように、ノイズフィルタＦＩＬ２ｄは、端子ＴＭ３と、端子ＴＭ３に接続されたリードＬＤ３およびリード連結部ＬＢ３と、リード連結部ＬＢ３に接着層ＢＤ７を介して接続された金属板ＭＰ２と、キャパシタＤＣ２ｄとを含んでいる。キャパシタＤＣ２ｄは、電極（第４導体部材）ＣＥ２ｄと、電極ＣＥ２ｄに対向して配置された電極ＣＤと、電極ＣＥ２ｄと電極ＣＤとの間に配置された絶縁材ＤＥとにより構成されている。
図１７に示すように、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄは、半導体装置ＰＫＧの封止体ＭＲ内に配置されている。なお、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄは、半導体装置ＰＫＧの封止体ＭＲの外側にはみ出る部分があってもよい。
また、電極ＣＥ２ａは、金属板ＭＰ１に接着層ＢＤ９を介して接合されて電気的に接続されている。電極ＣＥ２ｂは、金属板ＭＰ３に接着層ＢＤ１０を介して接合されて電気的に接続されている。金属板ＭＰ３は、リードＬＤ５に接着層ＢＤ１３を介して接合されて電気的に接続されている。
電極ＣＥ２ｃは、金属板ＭＰ４に接着層ＢＤ１１を介して接合されて電気的に接続されている。金属板ＭＰ４は、リードＬＤ５に接着層（図示せず）を介して接合され電気的に接続されている。電極ＣＥ２ｄは、金属板ＭＰ２に接着層ＢＤ１２を介して接合されて電気的に接続されている。
電極ＣＥ２ａと電極ＣＤとの距離は、金属板ＭＰ１と電極ＣＤとの距離よりも短い（電極ＣＥ２ａは、金属板ＭＰ１よりも電極ＣＤに近い）。電極ＣＥ２ｂと電極ＣＤとの距離は、金属板ＭＰ３と電極ＣＤとの距離よりも短い（電極ＣＥ２ｂは、金属板ＭＰ３よりも電極ＣＤに近い）。電極ＣＥ２ｃと電極ＣＤとの距離は、金属板ＭＰ４と電極ＣＤとの距離よりも短い（電極ＣＥ２ｃは、金属板ＭＰ４よりも電極ＣＤに近い）。電極ＣＥ２ｄと電極ＣＤとの距離は、金属板ＭＰ２と電極ＣＤとの距離よりも短い（電極ＣＥ２ｄは、金属板ＭＰ２よりも電極ＣＤに近い）。
前述のように、電極ＣＤは、配線基板ＰＢ１の絶縁層ＩＬ２内に配置され、配線基板ＰＢ１の端子ＴＭ４と接続されている。また、端子ＴＭ１には、配線基板ＰＢ１の配線等を介して電位（電源電位）ＶＩＮが供給されている。端子ＴＭ４には、配線基板ＰＢ１の配線等を介してグランド電位（接地電位）ＧＮＤが供給されている。端子ＴＭ３は、配線基板ＰＢ１の配線等を介して例えばモータ（図４のコイルＣＬ）に電気的に接続される。端子ＴＭ５は、配線基板ＰＢ１の配線等を介して半導体装置ＰＫＧの外部の制御回路ＣＴと電気的に接続される。
また、金属板ＭＰ１は、接着層ＢＤ４を介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤに接続されている。金属板ＭＰ２は、接着層ＢＤ６を介して半導体チップＣＰＬのドレイン用のパッドＰＤＬＤに接続されている。
電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄの平面形状は、例えば矩形状（長方形状）である。電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄは、半導体装置ＰＫＧの封止体ＭＲ内に配置されるが、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄは、封止体ＭＲの裏面ＭＲｂに近く、配線基板ＰＢ１の電極ＣＤとの距離をできるだけ小さくすることが好ましい。なお、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄは、封止体ＭＲの裏面ＭＲｂから露出していてもよい。電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄの厚さは、例えば５０μｍである。また、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄの面積は、それぞれ例えば２０．２５ｍｍ２以上であることが好ましい。
接着層ＢＤ９，ＢＤ１０，ＢＤ１１，ＢＤ１２，ＢＤ１３は、導電性の接合材（接着材）からなり、例えば、銀ペースト等のペースト型導電性接着材や、あるいは半田等を用いることができる。
金属板ＭＰ３，ＭＰ４は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。各金属板ＭＰ３，ＭＰ４のＸ方向およびＹ方向の寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
ここで、キャパシタＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄのキャパシタンスについて、キャパシタＤＣ２ａを例に説明する。電極ＣＥ２ａが封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＤと電極ＣＥ２ａとの間に、絶縁層ＩＬ２と絶縁材ＤＥとが存在する場合を例に説明する。
平面視において、電極ＣＥ２ａと電極ＣＤとが重なっている部分の面積Ｓが２０．２５ｍｍ２であるとする。そして、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間の距離、すなわち絶縁材ＤＥの厚さは、８０μｍであるとする。また、配線基板ＰＢ１において、電極ＣＤ上に存在する絶縁層ＩＬ２の厚さは、２０μｍであるとする。また、絶縁材ＤＥの比誘電率は７、絶縁層ＩＬ２の比誘電率は４．４であるとする。この場合のキャパシタＤＣ２ａのキャパシタンスＣは１１ｐＦとなる。また、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間の距離、すなわち絶縁材ＤＥの厚さが４５μｍである場合は、キャパシタＤＣ２ａのキャパシタンスＣは１６ｐＦとなる。
この点が、実施の形態２のノイズフィルタＦＩＬ２ａ，ＦＩＬ２ｂ，ＦＩＬ２ｃ，ＦＩＬ２ｄと、上記実施の形態１のノイズフィルタＦＩＬ１との相違点である。実施の形態２のノイズフィルタＦＩＬ２ａ，ＦＩＬ２ｂ，ＦＩＬ２ｃ，ＦＩＬ２ｄのその他の構成については、上記実施の形態１のノイズフィルタＦＩＬ１と同様であり、繰り返しの説明を省略する。
実施の形態２では、このような構成を採用したことにより、電子装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。
前述のように、本発明者は、例えばモータを駆動するインバータ回路を有する電子装置において、電子装置の内部で発生する不要電磁波ノイズや、外部から伝播して電子装置の内部に侵入する外来ノイズを抑制することを検討している。この場合、実施の形態１のように、基幹電源から電子部品へ電源を供給する電源経路においてノイズフィルタ回路を配置すること以外にも、半導体装置の内部の制御回路から半導体装置の外部の制御回路への信号伝送経路においてノイズフィルタ回路を配置することも考えられる。また、同様に、インバータ回路からこのインバータ回路に接続されたモータ等に交流電力が供給される電力供給経路においてノイズフィルタ回路を配置することも考えられる。
そのため、図２０に示すように、実施の形態２のノイズフィルタは、ノイズフィルタＦＩＬ２ａ，ＦＩＬ２ｂ，ＦＩＬ２ｃ，ＦＩＬ２ｄにより構成されている。そして、ノイズフィルタＦＩＬ２ａは、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に接続されている。ノイズフィルタＦＩＬ２ｂ，ＦＩＬ２ｃは、半導体装置ＰＫＧの外部の制御回路ＣＴと半導体チップＣＰＣとの間に接続されている。ノイズフィルタＦＩＬ２ｄは、モータＭＯＴに含まれるコイルＣＬ等と半導体チップＣＰＬとの間に接続されている。こうすることで、ノイズが電源経路、信号伝送経路および電力供給経路において伝播されることを防止することができる。
また、実施の形態２では、上記実施の形態１と同様に、いわゆる逆ベンド構造のパッケージを採用しているため、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側は、封止体ＭＲ以外の部材が存在しない空きスペースが確保されている。その結果、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側に電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄを配置することができる。
そして、半導体装置ＰＫＧは、封止体ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載された、いわゆる逆ベンド型のパッケージである。そのため、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側の、封止体ＭＲ以外の部材が存在しない空きスペースに電極ＣＥ１を配置することができ、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側に配置された電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄと、配線基板ＰＢ１の絶縁層ＩＬ２内に配置された電極ＣＤとの距離を最小限にすることができる。
また、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄと電極ＣＤとの間、すなわち、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間に、絶縁材（誘電体）ＤＥを配置することができる。
以上より、実施の形態２では、（１）電極の面積Ｓを大きくし、（２）電極間の距離ｄを小さくし、（３）電極間に存在する物質の比誘電率εｒを大きくするという３つの条件を満たすことができ、その結果、キャパシタＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄのキャパシタンスＣを大きくすることができる。
そして、実施の形態２では、半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂ側の、封止体ＭＲ以外の部材が存在しない空きスペースに電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄを配置しているため、半導体チップはもちろん、半導体装置のサイズも大きくならない。そして、配線基板ＰＢ１には、平面視において、半導体装置ＰＫＧと重なる領域に電極ＣＤを配置している。そのため、配線基板のサイズも大きくならない。その結果、半導体装置および配線基板の設計コストや製造コストの増大を防止することができる。
特に、実施の形態２では、キャパシタＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄを構成する一方の電極を、電極ＣＤとしている。また、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄと電極ＣＤとの間に配置される絶縁材（誘電体）を、絶縁材ＤＥとしている。こうすることで、半導体装置および配線基板のサイズ増大および製造コスト増大を抑制することができる。
そして、実施の形態２では、キャパシタＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄを構成する一対の対向する電極のうちの１つ（電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄ）を少なくとも半導体装置ＰＫＧの封止体ＭＲ内に配置している。こうすることで、キャパシタを構成する一方の電極と主回路との接続距離を小さくし、例えば上記検討例３に比べて、キャパシタの寄生抵抗および寄生インダクタンスを小さくすることができる。
以上より、実施の形態２では、半導体チップや半導体装置、配線基板のサイズを大きくすることなく、電源経路以外の信号伝送経路および電力供給経路におけるノイズの伝播を防止することができる。
一方で、上記実施の形態１のキャパシタＤＣ１は、電極ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄの合計の面積を有する電極ＣＥ１を有しているため、実施の形態２のキャパシタＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄに比べてキャパシタンスを大きくすることができる。この点で、上記実施の形態１は、実施の形態２よりも有利である。
なお、上記変形例１のように、実施の形態２において、デカップリングキャパシタを別途配置して、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくすることもできる。
（実施の形態３）
以下、実施の形態３の電子装置の構成について、図２１および図２２を用いて説明する。図２１は、実施の形態３の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図２２は、実施の形態３のキャパシタＤＣ３ａの構成を示す部分拡大断面図である。
図２１および図２２に示すように、実施の形態３では、上記実施の形態１と同様に、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に、ノイズフィルタＦＩＬ３ａが接続されている。ノイズフィルタＦＩＬ３ａは、キャパシタＤＣ３ａを備えている。キャパシタＤＣ３ａは、電極（第６導体部材）ＣＥ３ａと、電極ＣＥ３ａに対向して配置された電極（第５導体部材）ＣＥ３ｂと、電極ＣＥ３ｂに対向して配置された電極（第１導体部材）ＣＥ３ｃと、電極ＣＥ３ｃに対向して配置された電極ＣＤとを有している。そして、電極ＣＥ３ａと電極ＣＥ３ｂとの間には、絶縁材（誘電体）ＤＥ３ａが配置され、電極ＣＥ３ｂと電極ＣＥ３ｃとの間には、絶縁材（誘電体）ＤＥ３ｂが配置され、電極ＣＥ３ｃと電極ＣＤとの間には、絶縁材（誘電体）ＤＥ３ｃおよび絶縁層ＩＬ２およびが配置されている。
絶縁材ＤＥ３ａ，ＤＥ３ｂ，ＤＥ３ｃを構成する材料は、配線基板ＰＢ１の絶縁層ＩＬ２を構成する材料と同じでもよいが、配線基板ＰＢ１の絶縁層ＩＬ２を構成する材料よりも比誘電率の高い材料であることが好ましい。絶縁層ＩＬ２がエポキシ系樹脂からなる場合、エポキシ系樹脂の比誘電率は約４．４である。そのため、絶縁材ＤＥ３ａ，ＤＥ３ｂ，ＤＥ３ｃを構成する材料は、例えば、比誘電率が約７であるウレタン系樹脂が好ましい。なお、絶縁材ＤＥ３ｃを設けない場合は、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、空気が存在することになるが、空気も絶縁材の一種であるため、絶縁材ＤＥ３ｃの代わりに空気層が存在するものとみなすことができる。
電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃおよび絶縁材ＤＥ３ａ，ＤＥ３ｂは、半導体装置ＰＫＧの封止体ＭＲ内に配置されている。なお、電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃおよび絶縁材ＤＥ３ａ，ＤＥ３ｂは、半導体装置ＰＫＧの封止体ＭＲの外側にはみ出る部分があってもよい。
電極ＣＥ３ａは、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＥ３ｃには、配線基板ＰＢ１の端子ＴＭ１等を介して電位（電源電位）ＶＩＮが供給されている。電極ＣＥ３ｂおよび電極ＣＤには、配線基板ＰＢ１の端子ＴＭ４等を介してグランド電位（接地電位）ＧＮＤが供給されている。
電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃおよび絶縁材ＤＥ３ａ，ＤＥ３ｂの形成方法としては、前述したように、前記モールド工程の前に、例えば、電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃおよび絶縁材ＤＥ３ａ，ＤＥ３ｂを有するフレキ基板をモールド金型内に仮置きし、前記モールド工程において他の部材と共に封止体ＭＲにより封止するインモールド成形が好ましい。この場合には、前記モールド工程の後に、電極ＣＥ３ａと金属板ＭＰ１とが接続される部分に、レーザ等で開口部（図示せず）を形成し、この開口部に導体を埋めて電極ＣＥ３ａと金属板ＭＰ１とを電気的に接続する。
ここで、キャパシタＤＣ３ａのキャパシタンスについて説明する。電極ＣＥ３ｃが封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＥ３ｃと電極ＣＤとの間に、絶縁材ＤＥ３ｃおよび絶縁層ＩＬ２が存在する場合を例に説明する。
平面視において、電極ＣＥ３ａと電極ＣＥ３ｂとが重なっている部分の面積、電極ＣＥ３ｂと電極ＣＥ３ｃとが重なっている部分の面積、および、電極ＣＥ３ｃと電極ＣＤとが重なっている部分の面積がそれぞれ８５ｍｍ２であるとする。そして、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間の距離、すなわち絶縁材ＤＥ３ｃの厚さは、８０μｍであり、絶縁材ＤＥ３ａ，ＤＥ３ｂの厚さは、５０μｍであるとする。また、電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃの厚さは、それぞれ２５μｍであるとする。また、配線基板ＰＢ１において、電極ＣＤの厚さは５０μｍであり、電極ＣＤ上に存在する絶縁層ＩＬ２の厚さは２０μｍであるとする。また、絶縁材ＤＥ３ｃの比誘電率は７、絶縁層ＩＬ２および絶縁材ＤＥ３ａ，ＤＥ３ｂの比誘電率はそれぞれ４．４であるとする。この場合、キャパシタＤＣ３ａのキャパシタンスＣは１８０ｐＦとなる。
この点が、実施の形態３のノイズフィルタＦＩＬ３ａと、上記実施の形態１のノイズフィルタＦＩＬ１との相違点である。実施の形態３のノイズフィルタＦＩＬ３ａのその他の構成については、上記実施の形態１のノイズフィルタＦＩＬ１と同様であり、繰り返しの説明を省略する。
前述したように、ノイズフィルタのカットオフ周波数をできるだけ低くするためには、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくする必要がある。そのため、実施の形態３では、半導体装置ＰＫＧ内に電極ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃを配置し、多層の電極によりキャパシタＤＣ３ａを構成している。こうすることで、キャパシタＤＣ３ａを構成する電極の実効的な面積を上記実施の形態１よりも大きくして、キャパシタＤＣ３ａのキャパシタンスを大きくすることができる。
このように、実施の形態３では、半導体装置ＰＫＧのサイズを大きくしたり、デカップリングキャパシタを別途配置したりすることなく、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくすることができる。この点で、上記実施の形態１よりも有利である。
一方、上記実施の形態１は、半導体装置ＰＫＧ内のキャパシタＤＣ１の構成が実施の形態３よりも簡単であり、製造コストを低減できる点で、実施の形態３よりも有利である。
＜実施の形態３の変形例＞
以下、実施の形態３の変形例（以下、変形例２）の電子装置の構成について、図２３および図２４を用いて説明する。図２３は、変形例２の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図２４は、変形例２のキャパシタＤＣ３ｂの構成を示す部分拡大断面図である。
図２３および図２４に示すように、変形例２では、上記実施の形態３と同様に、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に、ノイズフィルタＦＩＬ３ｂが接続されている。ノイズフィルタＦＩＬ３ｂは、キャパシタＤＣ３ｂを備えている。キャパシタＤＣ３ｂは、電極（第８導体部材）ＣＥ３ｄと、電極ＣＥ３ｄに対向して配置された電極（第７導体部材）ＣＥ３ｅと、電極ＣＥ３ｅに対向して配置された電極（第６導体部材）ＣＥ３ｆとを有している。そして、キャパシタＤＣ３ｂは、さらに、電極ＣＥ３ｆに対向して配置された電極（第５導体部材）ＣＥ３ｇと、電極ＣＥ３ｇに対向して配置された電極（第１導体部材）ＣＥ３ｈと、電極ＣＥ３ｈに対向して配置された電極ＣＤとを有している。そして、電極ＣＥ３ｄと電極ＣＥ３ｅとの間には、絶縁材（誘電体）ＤＥ３ｄが配置され、電極ＣＥ３ｅと電極ＣＥ３ｆとの間には、絶縁材（誘電体）ＤＥ３ｅが配置され、電極ＣＥ３ｆと電極ＣＥ３ｇとの間には、絶縁材（誘電体）ＤＥ３ｆが配置され、電極ＣＥ３ｇと電極ＣＥ３ｈとの間には、絶縁材（誘電体）ＤＥ３ｇが配置されている。そして、電極ＣＥ３ｈと電極ＣＤとの間には、絶縁材（誘電体）ＤＥ３ｈおよび絶縁層ＩＬ２が配置されている。
絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇ，ＤＥ３ｈを構成する材料は、配線基板ＰＢ１の絶縁層ＩＬ２を構成する材料と同じでもよいが、配線基板ＰＢ１の絶縁層ＩＬ２を構成する材料よりも比誘電率の高い材料であることが好ましい。絶縁層ＩＬ２がエポキシ系樹脂からなる場合、エポキシ系樹脂の比誘電率は約４．４である。そのため、絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇ，ＤＥ３ｈを構成する材料は、例えば、比誘電率が約７であるウレタン系樹脂が好ましい。なお、絶縁材ＤＥ３ｈを設けない場合は、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間には、空気が存在することになるが、空気も絶縁材の一種であるため、絶縁材ＤＥ３ｈの代わりに空気層が存在するものとみなすことができる。
電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈおよび絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇは、半導体装置ＰＫＧの封止体ＭＲ内に配置されている。なお、電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈおよび絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇは、半導体装置ＰＫＧの封止体ＭＲの外側にはみ出る部分があってもよい。
電極ＣＥ３ｄは、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＥ３ｆ，ＣＥ３ｈには、配線基板ＰＢ１の端子ＴＭ１等を介して電位（電源電位）ＶＩＮが供給されている。電極ＣＥ３ｅ，ＣＥ３ｇおよび電極ＣＤには、配線基板ＰＢ１の端子ＴＭ４等を介してグランド電位（接地電位）ＧＮＤが供給されている。
図示しないが、電極ＣＥ３ｃ，ＣＥ３ｅは、金属板ＭＰ１に接着層ＢＤ８を介して接続されている。電極ＣＥ３ｄ，ＣＥ３ｆは、金属板（図示せず）を介してリードＬＤ４に接続されている。
電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈおよび絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇ，ＤＥ３ｈの形成方法としては、インモールド成形が好ましい。すなわち、この形成方法は、前述したように、前記モールド工程の前に、例えば、電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈおよび絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇを有するフレキ基板をモールド金型内に仮置きし、前記モールド工程において他の部材と共に封止体ＭＲにより封止する方法である。この場合には、前記モールド工程の後に、電極ＣＥ３ｄと金属板ＭＰ１とが接続される部分に、レーザ等で開口部（図示せず）を形成し、この開口部に導体を埋めて電極ＣＥ３ｄと金属板ＭＰ１とを電気的に接続する。
ここで、キャパシタＤＣ３ｂのキャパシタンスについて説明する。電極ＣＥ３ｈが封止体ＭＲの裏面ＭＲｂから露出し、電極ＣＥ３ｈと電極ＣＤとの間に、絶縁材ＤＥ３ｈおよび絶縁層ＩＬ２が存在する場合を例に説明する。
平面視において、電極ＣＥ３ｄと電極ＣＥ３ｅとが重なっている部分の面積、電極ＣＥ３ｅと電極ＣＥ３ｆとが重なっている部分の面積、電極ＣＥ３ｆと電極ＣＥ３ｇとが重なっている部分の面積、電極ＣＥ３ｇと電極ＣＥ３ｈとが重なっている部分の面積、および、電極ＣＥ３ｈと電極ＣＤとが重なっている部分の面積がそれぞれ８５ｍｍ２であるとする。そして、配線基板ＰＢ１の主面ＰＢ１ａと半導体装置ＰＫＧの封止体ＭＲの裏面ＭＲｂとの間の距離、すなわち絶縁材ＤＥ３ｈの厚さは、８０μｍであるとする。そして、絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇの厚さは、それぞれ３０μｍであるとする。また、電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈの厚さは、それぞれ１５μｍであるとする。また、配線基板ＰＢ１において、電極ＣＤの厚さは５０μｍであり、電極ＣＤ上に存在する絶縁層ＩＬ２の厚さは２０μｍであるとする。また、絶縁材ＤＥ３ｈの比誘電率は７、絶縁層ＩＬ２および絶縁材ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇの比誘電率はそれぞれ４．４であるとする。この場合、キャパシタＤＣ３ａのキャパシタンスＣは４８９ｐＦとなる。
この点が、変形例２のノイズフィルタＦＩＬ３ｂと、上記実施の形態３のノイズフィルタＦＩＬ３ａとの相違点である。変形例２のノイズフィルタＦＩＬ３ｂのその他の構成については、上記実施の形態３のノイズフィルタＦＩＬ３ａと同様であり、繰り返しの説明を省略する。
前述したように、ノイズフィルタのカットオフ周波数をできるだけ低くするためには、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくする必要がある。そのため、変形例２では、半導体装置ＰＫＧ内に電極ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈを配置し、多層の電極によりキャパシタＤＣ３ｂを構成している。こうすることで、キャパシタＤＣ３ｂを構成する電極の実効的な面積を実施の形態３よりも大きくして、キャパシタＤＣ３ｂのキャパシタンスを大きくすることができる。
このように、変形例２では、実施の形態３と同様に、半導体装置ＰＫＧのサイズを大きくしたり、デカップリングキャパシタを別途配置したりすることなく、ノイズフィルタを構成するキャパシタのキャパシタンスを大きくすることができる。この点で、変形例２は、上記実施の形態１よりも有利である。そして、実施の形態３よりもノイズフィルタを構成するキャパシタのキャパシタンスを大きくできる点で、変形例２は、上記実施の形態３よりも有利である。
一方、例えば、上記実施の形態１では、変形例２に比べて半導体装置ＰＫＧ内のキャパシタＤＣ１の構成が簡単であり、製造コストを低減できる。この点で、上記実施の形態１は、変形例２よりも有利である。
（実施の形態４）
以下、実施の形態４の電子装置の構成について、図２５および図２６を用いて説明する。図２５は、実施の形態４の電子装置を図１のＡ１－Ａ１線に相当する位置で切断した断面図である。図２６は、実施の形態４のキャパシタＤＣ４の構成を示す部分拡大断面図である。
図２５に示すように、実施の形態４の電子装置は、配線基板ＰＢ２と、配線基板ＰＢ２上に実装された半導体装置ＰＫＧ２とにより構成されている。
図２５に示すように、配線基板ＰＢ２は、主面（上面）ＰＢ２ａと、主面ＰＢ２ａとは反対側の裏面ＰＢ２ｂと、主面ＰＢ２ａと裏面ＰＢ２ｂとの間に配置された配線層とを有している。配線基板ＰＢ２は、例えば絶縁層ＩＬを有している。ここで、実施の形態４の配線基板ＰＢ２に存在する配線層には、上記実施の形態１の電極ＣＤに相当する電極は形成されている必要はない。ただし、電極ＣＤに相当する電源パターンやグランドパターンが存在したとしても問題ない。
半導体装置ＰＫＧ２は、封止体ＭＲの裏面ＭＲｂが配線基板ＰＢ２の主面（上面）ＰＢ２ａに対向する向きで、配線基板ＰＢ２の主面ＰＢ２ａ上に搭載されている。そして、半導体装置ＰＫＧ２の複数のリードＬＤが、配線基板ＰＢ２の主面ＰＢ２ａに形成された複数の端子（電極）ＴＭに、それぞれ半田等の導電性の接合材ＳＤを介して接合されて固定されている。すなわち、半導体装置ＰＫＧ２の複数のリードＬＤは、配線基板ＰＢ２の主面ＰＢ２ａに形成された複数の端子ＴＭに、それぞれ、導電性の接合材ＳＤを介して電気的に接続されている。
実施の形態４の半導体装置ＰＫＧ２は、ダイパッド（チップ搭載部）ＤＰと、そのダイパッドＤＰの主面上に搭載された半導体チップＣＰと、キャパシタＤＣ４と、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止体ＭＲとを有している。また、図示していないが、半導体チップおよび半導体チップを搭載するダイパッドは、半導体チップＣＰおよびダイパッドＤＰ以外にあってもよく、その数は限定されない。
ダイパッドＤＰは、半導体チップＣＰを搭載するチップ搭載部である。ダイパッドＤＰの平面形状は、例えば、矩形である。ダイパッドＤＰは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金等の金属材料からなる。
ダイパッドＤＰは、半導体チップＣＰを搭載する側の主面ＤＰａと、それとは反対側の裏面ＤＰｂとを有している。なお、半導体装置ＰＫＧ２においては、封止体ＭＲの裏面ＭＲｂからダイパッドＤＰの裏面ＤＰｂが露出している。すなわち、ダイパッドＤＰの主面ＤＰａは、封止体ＭＲの主面ＭＲａ側を向くように配置されている。
半導体チップＣＰは、互いに反対側に位置する主面である表面（半導体チップの表面）および裏面（半導体チップの裏面）を有している。すなわち、半導体チップＣＰは、一方の主面である表面（半導体チップの表面）と、それとは反対側の主面である裏面（半導体チップの裏面）とを有している。
半導体チップＣＰにおいて、最上層保護膜ＨＧは、絶縁膜からなり、その半導体チップの最上層（最表層）に形成されている。半導体チップＣＰにおいて、最上層保護膜ＨＧは、パッド（ボンディングパッド）ＰＤを露出する開口部を有しており、最上層保護膜ＨＧの開口部から、パッドＰＤが露出している。半導体チップＣＰのパッドＰＤは、それぞれワイヤＢＷを通じて、半導体装置ＰＫＧが有する複数のリードＬＤ（例えば図２５に示すリードＬＤ７，ＬＤ８）と電気的に接続されている。
ダイパッドＤＰの主面ＤＰａ上には、半導体チップＣＰが、その裏面をダイパッドＤＰに向けた状態で搭載されている。半導体チップＣＰは、接着層ＢＤを介してダイパッドＤＰの主面ＤＰａ上に搭載されているが、この接着層ＢＤは、導電性であっても、絶縁性であってもよい。
実施の形態４では、ダイパッドＤＰの主面ＤＰａは、封止体ＭＲの主面ＭＲａ側を向くように配置されている。そのため、半導体チップＣＰの表面は、封止体ＭＲの主面ＭＲａ側を向くように配置されている。このように、実施の形態４の半導体装置ＰＫＧ２は、上記実施の形態１～実施の形態３の半導体装置ＰＫＧとは異なり、逆ベンドではない一般的な構造のパッケージである。
図示は省略するが、実施の形態４では、半導体装置ＰＫＧ２の外部の電源（入力用電源）と半導体チップＣＰとの間に、ノイズフィルタＦＩＬ４が接続されている。ノイズフィルタＦＩＬ４は、キャパシタＤＣ４を備えている。図２５および図２６に示すように、キャパシタＤＣ４は、電極（第１導体部材）ＣＥ４ａと、電極ＣＥ４ａに対向して配置された電極（第９導体部材）ＣＥ４ｂとを有している。そして、電極ＣＥ４ａと電極ＣＥ４ｂとの間には、絶縁材（誘電体）ＤＥ４が配置されている。
平面視において、電極ＣＥ４ａ，ＣＥ４ｂの面積は、リードＬＤのいずれの面積よりも大きいが、半導体チップＣＰの面積よりも大きいことが好ましく、封止体ＭＲの面積と同等以上に大きいことがより好ましい。
絶縁材ＤＥは、配線基板ＰＢ２の絶縁層ＩＬと同じエポキシ系樹脂により構成することが好ましい。絶縁材ＤＥがエポキシ系樹脂からなる場合、エポキシ系樹脂の比誘電率は約４．４である。
電極ＣＥ４ａ，ＣＥ４ｂおよび絶縁材ＤＥは、半導体装置ＰＫＧの封止体ＭＲ内に配置されている。なお、電極ＣＥ４ａ，ＣＥ４ｂおよび絶縁材ＤＥは、半導体装置ＰＫＧの封止体ＭＲの外側にはみ出る部分があってもよい。
電極ＣＥ４ａは、金属板ＭＰ５に接着層ＢＤ１４を介して接続され、金属板ＭＰ５は、リードＬＤ７に接着層ＢＤ１５を介して接続されている。電極ＣＥ４ａには、配線基板ＰＢ１の端子ＴＭ、半導体装置ＰＫＧのリードＬＤ７、金属板ＭＰ５等を介して電位（電源電位）ＶＩＮが供給されている。電極ＣＥ４ｂには、配線基板ＰＢ１の端子（図示せず）等を介してグランド電位（接地電位）ＧＮＤが供給されている。
電極ＣＥ４ａ，ＣＥ４ｂおよび絶縁材ＤＥの形成方法としては、前述したように、前記モールド工程の前に、例えば、電極ＣＥ４ａ，ＣＥ４ｂおよび絶縁材ＤＥを有するフレキ基板をモールド金型内に仮置きし、前記モールド工程において他の部材と共に封止体ＭＲにより封止するインモールド成形が好ましい。この場合には、前記モールド工程の後に、電極ＣＥ４ａと金属板ＭＰ５とが接続される部分に、レーザ等で開口部（図示せず）を形成し、この開口部に導体を埋めて電極ＣＥ４ａと金属板ＭＰ５とを電気的に接続する。
ここで、キャパシタＤＣ４のキャパシタンスについて説明する。電極ＣＥ４ａと電極ＣＥ４ｂとの間に絶縁材ＤＥが存在する場合を例に説明する。
平面視において、電極ＣＥ４ａと電極ＣＥ４ｂとが重なっている部分の面積が８５ｍｍ２であるとする。そして、電極ＣＥ４ａと電極ＣＥ４ｂとの間の距離、すなわち絶縁材ＤＥの厚さは、１００μｍであるとする。また、電極ＣＥ４ａ，ＣＥ４ｂの厚さは、それぞれ５０μｍであるとする。また、絶縁材ＤＥの比誘電率は４．４であるとする。この場合、キャパシタＤＣ４のキャパシタンスＣは３３ｐＦとなる。
この点が、実施の形態４のノイズフィルタＦＩＬ４と、上記実施の形態１のノイズフィルタＦＩＬ１～実施の形態３のノイズフィルタＦＩＬ３との相違点である。実施の形態４４のノイズフィルタＦＩＬ４のその他の構成については、上記実施の形態１のノイズフィルタＦＩＬ１～実施の形態３のノイズフィルタＦＩＬ３と同様であり、繰り返しの説明を省略する。
実施の形態４では、キャパシタＤＣ４を構成する一対の対向する電極ＣＥ４ａ，ＣＥ４ｂを半導体装置ＰＫＧ２の封止体ＭＲ内に配置し、この電極ＣＥ４ａを、金属板ＭＰ５を介してリードＬＤ７と接続することにより、キャパシタを構成する一方の電極と主回路との接続距離を小さくし、例えば上記検討例３に比べて、キャパシタの寄生抵抗および寄生インダクタンスを小さくすることができる。
また、実施の形態４では、半導体装置ＰＫＧ２の封止体ＭＲの主面ＭＲａ側の、封止体ＭＲ以外の部材が存在しない空きスペースにキャパシタＤＣ４を配置することができる。特に、実施の形態４では、リードＬＤ等とは別に電極ＣＥ４ａ，ＣＥ４ｂを設けることによって、平面視において、電極ＣＥ４ａ，ＣＥ４ｂの面積をリードＬＤ等よりも大きく、より好ましくは封止体ＭＲと同等以上に大きい面積にすることができる。これにより、半導体チップＣＰおよび半導体装置ＰＫＧ２のサイズを大きくすることなく、キャパシタＤＣ４を構成する電極の面積を確保することができる。その結果、キャパシタＤＣ４のキャパシタンスを確保して、キャパシタＤＣ４を含むノイズフィルタのカットオフ周波数をできるだけ大きくすることができる。
さらに、実施の形態４では、配線基板ＰＢ２に上記実施の形態１～実施の形態３の電極ＣＤに相当する電極を設ける必要がないため、配線基板のサイズが大きくならないばかりか、配線基板の制限がない。その結果、上記実施の形態１～実施の形態３に比べて、配線基板の設計コストや製造コストの増大を防止することができる。
一方、例えば、上記実施の形態１では、実施の形態４に比べて半導体装置ＰＫＧ内のキャパシタＤＣ１の構成が簡単であり、製造コストを低減できる。この点で、上記実施の形態１は、実施の形態４よりも有利である。
また、例えば、上記実施の形態１では、キャパシタＤＣ１を構成する電極ＣＥ１を、リードＬＤ１およびリード連結部ＬＢ１よりも配線幅の広い金属板ＭＰ１のみを介して半導体チップＣＰＨのドレイン用のパッドＰＤＨＤと接続している。一方、実施の形態４では、キャパシタＤＣ４を構成する電極ＣＥ４ａを、金属板ＭＰ５、リードＬＤ７およびワイヤＢＷを介して半導体ＣＰのパッドＰＤと接続している。そのため、寄生抵抗および寄生インダクタンスを小さくするという観点からは、上記実施の形態１の方が実施の形態４よりも有利である。
なお、実施の形態４のような一般的な構造のパッケージであっても、上記実施の形態１のようにワイヤＢＷよりも配線幅の広い金属板ＭＰ１等を採用すれば、実施の形態４のようなキャパシタＤＣ４においても、寄生抵抗および寄生インダクタンスを小さくすることが可能である。
また、実施の形態４では、半導体装置ＰＫＧ２が逆ベンドではない一般的な構造のパッケージである場合を例に説明したが、これに限定されず、上記実施の形態１～実施の形態３のように逆ベンド型のパッケージに適用することもできる。
（実施の形態５）
以下、実施の形態５の電子装置の構成について、図２７を用いて説明する。図２７は、実施の形態５のノイズフィルタを示す回路図である。
図２７に示すように、実施の形態５のノイズフィルタは、半導体装置ＰＫＧの外部の電源（入力用電源）と半導体チップＣＰＨとの間に接続されるノイズフィルタＦＩＬ５により構成されている。
ノイズフィルタＦＩＬ５は、リードＬＤ１およびリード連結部ＬＢ１（図２参照）と、リード連結部ＬＢ１に接続された開放（オープン）スタブ（第１０導体部材）ＳＴと、リード連結部ＬＢ１に接続された金属板ＭＰ１とを含んでいる。図示しないが、開放スタブＳＴは、金属板ＭＰ１に接着層を介して接続されている。開放スタブＳＴは、半導体装置ＰＫＧの封止体ＭＲ内に（好ましくは封止体ＭＲの裏面ＭＲｂの近くに）配置されている。
開放スタブＳＴは、ミアンダ配線ＭＰと、終端抵抗ＳＥとにより構成されている。ミアンダ配線ＭＰは、複数回折り返して形成されたジグザグ状の配線である。終端抵抗ＳＥは、ミアンダ配線ＭＰを介して、リード連結部ＬＢ１に接続されているほかは、半導体装置ＰＫＧおよび配線基板ＰＢ１（図２参照）に存在するいずれの部材および配線とも電気的に接続されていない。なお、図示しないが、実施の形態５の配線基板に存在する配線層には、上記実施の形態１の電極ＣＤに相当する電極は形成されている必要はない。ただし、電極ＣＤに相当する電源パターンやグランドパターンが存在したとしても問題ない。
以上の点が、実施の形態５のノイズフィルタＦＩＬ５と、上記実施の形態１のノイズフィルタＦＩＬ１～実施の形態４のノイズフィルタＦＩＬ４との相違点である。実施の形態５のノイズフィルタＦＩＬ５のその他の構成については、上記実施の形態１のノイズフィルタＦＩＬ１～実施の形態４のノイズフィルタＦＩＬ４と同様であり、繰り返しの説明を省略する。
開放スタブとは、例えば高周波回路において伝送線路に並列に接続された分布定数線路であって、先端が開放されているものをいう。すなわち、伝送線路から開放スタブへと進行した信号は、開放スタブの終端部で反射して、元の伝送線路に戻ろうとする。例えば、開放スタブの配線の長さを除去したい電磁波のλ／４に相当する長さとすると、入射波が開放スタブの終端部で反射して戻る際に、開放スタブの終端部までの往復がλ／２に相当する長さとなるため、入射波と反射波との位相差がπ（１８０°）となり、入射波と反射波とが完全に打ち消し合う。このように、開放スタブの配線の長さを適切に調整することによって、開放スタブはノイズフィルタとして作用する。
ここで、前述したように、６ＧＨｚの電磁波の波長は、λ／２が１２．５ｍｍ、λ／４が６．２５ｍｍである。そのため、開放スタブＳＴに含まれるミアンダ配線ＭＰの長さを例えば６．２５ｍｍとすることで、開放スタブＳＴを６ＧＨｚ用のλ／４スタブ共振器とすることができる。
以上より、実施の形態５では、上記実施の形態１～実施の形態４のノイズフィルタと同様に、電子装置の内部で発生する不要電磁波ノイズや、外部から伝播して電子装置の内部に侵入する外来ノイズを抑制することができる。特に、開放スタブＳＴが、半導体装置ＰＫＧの封止体ＭＲ内に配置されているため、開放スタブＳＴが、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと配線基板ＰＢ１の電源パターンやグランドパターン（図示せず）によって空間的に遮蔽される。そのため、半導体チップＣＰＨと半導体装置ＰＫＧの外部の電源（入力用電源）との間でやり取りされるノイズのみを確実に減衰させることができる。
なお、実施の形態５の開放スタブと、上記実施の形態１～実施の形態４のようなキャパシタとを組み合わせて使用することもできる。また、ミアンダ配線ＭＰの代わりに、同じ長さの直線状の配線を形成してもよい。
また、実施の形態５の変形例として、図示しないが、１２．５ｍｍの長さを有する導体パターン（第１１導体部材、導体プレーン）を、半導体装置ＰＫＧおよび配線基板ＰＢ１（図２参照）に存在するいずれの部材および配線とも電気的に接続しない状態で、半導体装置ＰＫＧ内に設置することもできる。この導体パターンは、６ＧＨｚ用のλ／２スタブ共振器として作用する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。
［付記１］
第１主面を有する配線基板と、
前記配線基板の前記第１主面上に搭載された半導体装置と、
を有する電子装置であって、
前記配線基板は、
グランド電位または電源電位を供給する導体パターンが形成された第１配線層を有し、
前記半導体装置は、
複数のパッドが形成された第２主面と、前記第２主面の反対側の第２裏面と、を有する第１半導体チップと、
前記第１半導体チップが搭載され、かつ、前記第１半導体チップの第２裏面と向かい合う第３主面と、前記第３主面の反対側の第３裏面と、を有する第１チップ搭載部と、
前記複数のパッドに複数の導電性接続部材を介してそれぞれ電気的に接続された複数のリードと、
前記第１半導体チップ、前記第１チップ搭載部の少なくとも一部、前記複数の導電性接続部材、および、前記複数のリードの一部を封止し、第４主面と、前記第４主面の反対側の第４裏面とを有する封止体と、
を含み、
前記第１チップ搭載部の前記第３裏面は、前記封止体の前記第４主面側を向いており、
前記封止体の前記第４裏面は、前記配線基板の前記第１主面と向かい合っており、
前記封止体内の前記第４裏面側には、第１０導体部材が形成され、
前記第１０導体部材は、前記複数の導電性接続部材のうち、前記複数のパッドのうちの第１パッドと、前記複数のリードのうちの第１リードとを接続する第１導電性接続部材に接合されており、
前記第１０導体部材は、開放スタブ回路を構成し、
前記第１０導体部材の長さは、第１周波数における第１波長の１／４の長さである、電子装置。
［付記２］
第１主面を有する配線基板と、
前記配線基板の前記第１主面上に搭載された半導体装置を含む１つ以上の部品と、
を有する電子装置であって、
前記配線基板は、
グランド電位または電源電位を供給する導体パターンが形成された第１配線層を有し、
前記半導体装置は、
複数のパッドが形成された第２主面と、前記第２主面の反対側の第２裏面と、を有する第１半導体チップと、
前記第１半導体チップが搭載され、かつ、前記第１半導体チップの第２裏面と向かい合う第３主面と、前記第３主面の反対側の第３裏面と、を有する第１チップ搭載部と、
前記複数のパッドに複数の導電性接続部材を介してそれぞれ電気的に接続された複数のリードと、
前記第１半導体チップ、前記第１チップ搭載部の少なくとも一部、前記複数の導電性接続部材、および、前記複数のリードの一部を封止し、第４主面と、前記第４主面の反対側の第４裏面とを有する封止体と、
を含み、
前記第１チップ搭載部の前記第３裏面は、前記封止体の前記第４主面側を向いており、
前記封止体の前記第４裏面は、前記配線基板の前記第１主面と向かい合っており、
前記封止体内の前記第４裏面側には、第１１導体部材が形成され、
前記第１１導体部材は、前記１つ以上の部品のいずれとも電気的に接続されておらず、
前記第１１導体部材は、開放スタブ回路を構成し、
前記第１１導体部材の長さは、第１周波数における第１波長の１／２の長さである、電子装置。
１，２ パワーＭＯＳＦＥＴ
ＢＤ，ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７，ＢＤ８，ＢＤ９，ＢＤ１０，ＢＤ１１，ＢＤ１２，ＢＤ１３，ＢＤ１４，ＢＤ１５ 接着層
ＢＥＨ 裏面電極
ＢＥＬ 裏面電極
ＢＷ ワイヤ
ＣＤ 電極（導体パターン）
ＣＥ１，ＣＥ２ａ，ＣＥ２ｂ，ＣＥ２ｃ，ＣＥ２ｄ，ＣＥ３ａ，ＣＥ３ｂ，ＣＥ３ｃ，ＣＥ３ｄ，ＣＥ３ｅ，ＣＥ３ｆ，ＣＥ３ｇ，ＣＥ３ｈ，ＣＥ４ａ，ＣＥ４ｂ 電極
ＣＬ コイル
ＣＬＣ 制御回路
ＣＰ，ＣＰＣ，ＣＰＨ，ＣＰＬ 半導体チップ
ＣＴ 制御回路
ＤＣ１，ＤＣ１０１，ＤＣ１０２，ＤＣ１０３，ＤＣ１ａ，ＤＣ１ｂ，ＤＣ２ａ，ＤＣ２ｂ，ＤＣ２ｃ，ＤＣ２ｄ，ＤＣ３ａ，ＤＣ３ｂ，ＤＣ４ キャパシタ
ＤＥ，ＤＥ３ａ，ＤＥ３ｂ，ＤＥ３ｃ，ＤＥ３ｄ，ＤＥ３ｅ，ＤＥ３ｆ，ＤＥ３ｇ，ＤＥ３ｈ，ＤＥ４ 絶縁材（誘電体）
ＤＰ，ＤＰＣ，ＤＰＨ，ＤＰＬ ダイパッド（チップ搭載部）
ＥＤ 電子装置
ＦＩＬ，ＦＩＬ１，ＦＩＬ１０１，ＦＩＬ１０２，ＦＩＬ１０３，ＦＩＬ１ａ，ＦＩＬ２ａ，ＦＩＬ２ｂ，ＦＩＬ２ｃ，ＦＩＬ２ｄ，ＦＩＬ３，ＦＩＬ３ａ，ＦＩＬ３ｂ，ＦＩＬ４，ＦＩＬ５ ノイズフィルタ
ＩＬ，ＩＬ１，ＩＬ２ 絶縁層
ＬＢ１，ＬＢ３ リード連結部
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８ リード
ＬＦ リードフレーム
ＭＯＴ モータ
ＭＰ ミアンダ配線
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５ 金属板
ＭＲ 封止体
ＰＢ１，ＰＢ２ 配線基板
ＰＤ，ＰＤＣ，ＰＤＨＤ，ＰＤＨＧ，ＰＤＨＳ，ＰＤＬＤ，ＰＤＬＧ，ＰＤＬＳ パッド
ＰＫＧ，ＰＫＧ２ 半導体装置
ＳＤ 接合材
ＳＴ 開放スタブ
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５，ＴＥ６ 端子
ＴＬ 吊りリード
ＴＭ，ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４，ＴＭ５ 端子
ＷＬ１ 配線層
ＷＲ１０２，ＷＲ１０３，ＷＲ１ｂ 配線

Claims (19)

  1. 第１主面を有する配線基板と、
    前記配線基板の前記第１主面上に搭載された半導体装置と、
    を有する電子装置であって、
    前記配線基板は、
    導体パターンが形成された第１配線層を有し、
    前記配線基板の前記第１主面には、複数の端子が配置され、
    前記半導体装置は、
    複数のパッドが形成された第２主面と、前記第２主面の反対側の第２裏面と、を有する第１半導体チップと、
    前記第１半導体チップが搭載され、かつ、前記第１半導体チップの第２裏面と向かい合う第３主面と、前記第３主面の反対側の第３裏面と、を有する第１チップ搭載部と、
    前記複数のパッドに複数の導電性接続部材を介してそれぞれ電気的に接続された複数のリードと、
    前記第１半導体チップ、前記第１チップ搭載部の少なくとも一部、前記複数の導電性接続部材、および、前記複数のリードの一部を封止し、第４主面と、前記第４主面の反対側の第４裏面とを有する封止体と、
    を含み、
    前記第１チップ搭載部の前記第３裏面は、前記封止体の前記第４主面側を向いており、
    前記封止体の前記第４裏面は、前記配線基板の前記第１主面と向かい合っており、
    前記封止体内には、第１導体部材が形成されており、
    前記複数のリードは、前記配線基板の前記複数の端子にそれぞれ電気的に接続されており、
    前記複数の導電性接続部材のうちの第１導電性接続部材は、前記複数のパッドのうちの第１パッドと、前記複数のリードのうちの第１リードとを接続しており、
    前記第１導体部材は、前記第１導電性接続部材に接合されており、
    前記第１導体部材と前記導体パターンとの距離は、前記第１導電性接続部材と前記導体パターンとの距離よりも短く、
    平面視において、前記第１導体部材と前記導体パターンとは、重なっており、
    前記第１導体部材に供給される電位と、前記導体パターンに供給される電位とは異なっており、
    前記第１導体部材と前記導体パターンとにより、第１キャパシタが構成されている、電子装置。
  2. 請求項１記載の電子装置において、
    前記第１導電性接続部材は、前記複数のリードのいずれよりも幅広の金属板からなる、電子装置。
  3. 請求項１記載の電子装置において、
    前記封止体の前記第４裏面と、前記配線基板の前記第１主面との間には、第１絶縁材が形成されており、
    前記第１絶縁材を構成する材料の比誘電率は、前記封止体を構成する材料の比誘電率よりも大きい、電子装置。
  4. 請求項１記載の電子装置において、
    平面視において、前記第１導体部材の面積は、前記第１導電性接続部材の面積よりも大きい、電子装置。
  5. 請求項４記載の電子装置において、
    平面視において、前記導体パターンの面積は、前記第１導体部材の面積よりも大きく、
    前記導体パターンは、前記第１導体部材を内包している、電子装置。
  6. 請求項１記載の電子装置において、
    前記配線基板の前記複数の端子のうちの第１端子には、電源電位が供給されており、
    前記配線基板の前記複数の端子のうちの第２端子には、前記電源電位よりも低い基準電位が供給されており、
    前記半導体装置の前記第１リードは、前記配線基板の前記第１端子と電気的に接続されており、
    前記導体パターンは、前記配線基板の前記第２端子と電気的に接続されている、電子装置。
  7. 請求項６記載の電子装置において、
    前記第１端子、前記第１リード、前記第１導電性接続部材、および、前記第１キャパシタは、ノイズフィルタ回路を構成している、電子装置。
  8. 請求項６記載の電子装置において、
    前記第１半導体チップは、ハイサイドスイッチ用の第１電界効果トランジスタを含み、
    前記第１パッドは、前記第１電界効果トランジスタの第１ドレインと電気的に接続される第１ドレイン電極であり、
    前記第１半導体チップは、さらに、前記第２裏面上に形成され、かつ、前記第１電界効果トランジスタの第１ソースと電気的に接続される第１ソース電極を有し、
    前記半導体装置は、
    ロウサイドスイッチ用の第２電界効果トランジスタを含み、第５主面および前記第５主面の反対側の第５裏面を有する第２半導体チップと、
    ここで、前記第２半導体チップは、さらに、前記第５主面上に形成され、かつ、前記第２電界効果トランジスタの第２ドレインと電気的に接続される第２ドレイン電極と、前記第５裏面上に形成され、かつ、前記第２電界効果トランジスタの第２ソースと電気的に接続される第２ソース電極を有し、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれを制御する回路を含み、第６主面と、前記第６主面の反対側の第６裏面と、を有する第３半導体チップと、
    前記第２半導体チップが搭載され、かつ、前記第２半導体チップの前記第５裏面と向かい合う第７主面と、前記第７主面の反対側の第７裏面と、を有する第２チップ搭載部と、
    前記第３半導体チップが搭載され、かつ、前記第３半導体チップの前記第６裏面と向かい合う第８主面と、前記第８主面の反対側の第８裏面と、を有する第３チップ搭載部と、
    前記第１半導体チップの前記第１ソース電極に電気的に接続された第２リードと、
    前記第２半導体チップの前記第２ドレイン電極に第２導電性接続部材を介して電気的に接続された第３リードと、
    前記第２半導体チップの前記第２ソース電極に電気的に接続された第４リードと、
    をさらに含み、
    前記封止体は、前記第２半導体チップと、前記第３半導体チップと、前記第２チップ搭載部の少なくとも一部と、前記第３チップ搭載部の少なくとも一部と、前記第２リードの一部と、前記第３リードの一部と、前記第４リードの一部と、をさらに封止しており、
    前記第２チップ搭載部の第７裏面は、前記封止体の前記第４主面側を向いており、
    前記第３チップ搭載部の第８裏面は、前記封止体の前記第４主面側を向いている、電子装置。
  9. 請求項８記載の電子装置において、
    前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップは、インバータ回路を形成するために用いられる、電子装置。
  10. 請求項８記載の電子装置において、
    前記第１端子と前記第２端子との間には、デカップリングキャパシタが接続されている、電子装置。
  11. 請求項８記載の電子装置において、
    平面視において、前記封止体は、第１方向に沿って延在する第１辺と、前記第１方向に沿って延在し、かつ前記第１辺とは反対側に位置する第２辺と、を有し、
    前記封止体内の前記第４裏面側には、第２導体部材、第３導体部材および第４導体部材がさらに形成され、
    平面視において、前記第１導体部材と前記第２導体部材と前記第３導体部材と前記第４導体部材とは、それぞれ互いに重なっておらず、かつ、前記第１方向に沿って並んでおり、
    前記第２導体部材、前記第３導体部材および前記第４導体部材のそれぞれに供給される電位と、前記導体パターンに供給される電位とは異なっており、
    前記第２導体部材と前記導体パターンとにより、第２キャパシタが構成され、
    前記第３導体部材と前記導体パターンとにより、第３キャパシタが構成され、
    前記第４導体部材と前記導体パターンとにより、第４キャパシタが構成されている、電子装置。
  12. 請求項１１記載の電子装置において、
    平面視において、前記第１辺と前記第２辺との間で、かつ、前記第１半導体チップと前記第２半導体チップとの間に、前記第３半導体チップが配置され、
    平面視において、前記第１半導体チップと前記第３半導体チップと前記第２半導体チップとは、前記第１方向に沿って並んでいる、電子装置。
  13. 請求項１２記載の電子装置において、
    前記第４導体部材は、前記第２導電性接続部材に接合されており、
    前記第４導体部材と前記導体パターンとの距離は、前記第２導電性接続部材と前記導体パターンとの距離よりも短い、電子装置。
  14. 請求項１３記載の電子装置において、
    前記第２導電性接続部材は、前記複数のリードのいずれよりも幅広の金属板からなる、電子装置。
  15. 請求項１記載の電子装置において、
    前記封止体内の前記第４裏面側には、前記第１導体部材に第２絶縁材を介して向かい合う第５導体部材と、前記第５導体部材に第３絶縁材を介して向かい合う第６導体部材とがさらに形成され、
    前記第５導体部材に供給される電位は、前記導体パターンに供給される電位と同じであり、
    前記第６導体部材に供給される電位は、前記第１導体部材に供給される電位と同じであり、
    前記第１導体部材と、前記第５導体部材と、前記第６導体部材と、前記導体パターンとにより、第５キャパシタが構成されている、電子装置。
  16. 請求項１５記載の電子装置において、
    前記封止体内の前記第４裏面側には、前記第６導体部材に第４絶縁材を介して向かい合う第７導体部材と、前記第７導体部材に第５絶縁材を介して向かい合う第８導体部材と、がさらに形成され、
    前記第７導体部材に供給される電位は、前記導体パターンに供給される電位と同じであり、
    前記第８導体部材に供給される電位は、前記第１導体部材に供給される電位と同じであり、
    前記第１導体部材と、前記第５導体部材と、前記第６導体部材と、前記第７導体部材と、前記第８導体部材と、前記導体パターンとにより、第６キャパシタが構成されている、電子装置。
  17. 第１主面を有する配線基板と、
    前記配線基板の前記第１主面上に搭載された半導体装置と、
    を有する電子装置であって、
    前記配線基板の前記第１主面には、複数の端子が配置され、
    前記半導体装置は、
    複数のパッドが形成された第２主面と、前記第２主面の反対側の第２裏面と、を有する第１半導体チップと、
    前記第１半導体チップが搭載され、かつ、前記第１半導体チップの第２裏面と向かい合う第３主面と、前記第３主面の反対側の第３裏面と、を有する第１チップ搭載部と、
    前記複数のパッドに複数の導電性接続部材を介してそれぞれ電気的に接続された複数のリードと、
    前記第１半導体チップ、前記第１チップ搭載部の少なくとも一部、前記複数の導電性接続部材、および、前記複数のリードの一部を封止し、第４主面と、前記第４主面の反対側の第４裏面とを有する封止体と、
    を含み、
    前記封止体内には、第１導体部材と、絶縁材を介して前記第１導体部材と対向して配置された第９導体部材とが形成されており、
    前記複数のリードは、前記配線基板の前記複数の端子にそれぞれ電気的に接続されており、
    前記複数の導電性接続部材のうちの第３導電性接続部材は、前記複数のパッドのうちの第１パッドと、前記複数のリードのうちの第１リードとを接続しており、
    前記第１導体部材は、前記第３導電性接続部材を介して前記第１パッドと電気的に接続されており、
    平面視において、前記第１導体部材および前記第９導体部材の面積は、前記複数のリードのいずれの面積よりも大きく、
    前記第１導体部材に供給される電位と、前記第９導体部材に供給される電位とは異なっており、
    平面視において、前記第１導体部材と前記第９導体部材とは、重なっており、
    前記第１導体部材と前記第９導体部材とにより、第７キャパシタが構成されており、
    平面視において、前記第１導体部材および前記第９導体部材の面積は、前記封止体の面積と同等以上である、電子装置。
  18. 請求項１７記載の電子装置において、
    前記第１導体部材は、前記複数のリードのいずれよりも幅広の金属板を介して、前記第１リードに接合されている、電子装置。
  19. 請求項１７記載の電子装置において、
    前記第１チップ搭載部の前記第３裏面は、前記封止体の前記第４裏面側を向いており、
    前記封止体の前記第４裏面は、前記配線基板の前記第１主面と向かい合っており、
    前記第９導体部材と前記第１導体部材との距離は、前記第９導体部材と前記第１リードとの距離よりも短い、電子装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113711351B (zh) * 2019-04-18 2024-06-14 日立能源有限公司 具有激光焊接的引线框的功率半导体模块
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
US11393775B2 (en) * 2020-12-04 2022-07-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083927A (ja) 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2015122342A (ja) 2013-12-20 2015-07-02 三菱電機株式会社 半導体モジュールおよび電力変換装置
JP2018056221A (ja) 2016-09-27 2018-04-05 三菱電機株式会社 半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0232559A (ja) * 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd 電子部品実装体
JPH0242445U (ja) * 1988-09-16 1990-03-23
JPH0922970A (ja) * 1995-07-06 1997-01-21 Fujitsu Ten Ltd 電子部品
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
US8062932B2 (en) * 2008-12-01 2011-11-22 Alpha & Omega Semiconductor, Inc. Compact semiconductor package with integrated bypass capacitor and method
JP5333017B2 (ja) 2009-08-04 2013-11-06 三菱電機株式会社 電子機器とそのプリント配線板
JP6244958B2 (ja) 2014-02-12 2017-12-13 株式会社村田製作所 半導体装置
JP2019057576A (ja) * 2017-09-20 2019-04-11 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083927A (ja) 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2015122342A (ja) 2013-12-20 2015-07-02 三菱電機株式会社 半導体モジュールおよび電力変換装置
JP2018056221A (ja) 2016-09-27 2018-04-05 三菱電機株式会社 半導体モジュール

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