JP5546612B2 - 電力用半導体装置 - Google Patents

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Description

本発明は電力用半導体装置に係る。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用半導体装置は、取り扱う電力が大きいため、その通電ロスに起因した発熱が大きい。このため、半導体基板の温度上昇が大きく、また、オン／オフ動作による温度変化も大きい。
温度上昇、温度変化等が大きいと、ワイヤ接合部等の疲労を招き、パワーサイクル寿命を低下させてしまう。なお、パワーサイクル寿命とは、電力用半導体装置の信頼性を表す指標の一つであり、動作に伴う温度変化に起因してワイヤ接合部の剥離等を生じることによる寿命を表す。
特開平６−３４２８７６号公報
電力用半導体装置では、基板外周部よりも基板中央部において温度が高くなり、基板中央部の温度が基板全体の温度を上昇させると考えられている。基板中央部の温度を検出して温度上昇による熱破壊を未然に防ぐ機能を有した半導体装置が、上記特許文献１に紹介されている。
具体的に特許文献１の半導体装置では、半導体基板に形成される電力用トランジスタの中央部（基板中央部にあたる）に空き領域を設け、当該空き領域に温度検出用トランジスタ等の温度検出用素子が形成されている。そして、温度検出用素子による検出温度に応じて、電力用トランジスタが制御される。
しかし、特許文献１の半導体装置によれば、温度検出用素子の配置領域を確保しなければならないので、装置の大型化を招いてしまう。
本発明は、基板全体への温度寄与が大きい基板中央部の温度上昇を抑制可能な電力用半導体装置を提供することを目的とする。
本発明の一態様に係る電力用半導体装置は、半導体基板を有し前記半導体基板の厚さ方向に電流が流れる電力用半導体装置であって、前記半導体基板は、前記電流に対する抵抗が前記半導体基板の外周部よりも前記半導体基板の中央部において高くなるように構成された抵抗制御構造を備えている。前記半導体基板は、第１導電型で構成された、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドリフト層と、前記厚さ方向において前記ドリフト層と対面し前記ドリフト層よりも高い不純物濃度を有し前記第１導電型で構成された、ドレイン層と、前記厚さ方向において前記ドリフト層から見て前記ドレイン層とは反対側に設けられ、ＭＩＳ構造を有し前記電流のオン／オフを制御する、複数のスイッチング素子とを備えている。前記外周部内の前記スイッチング素子と前記中央部内の前記スイッチング素子とは同等に構成されている一方で、前記ドレイン層の不純物濃度は前記外周部よりも前記中央部において低く、前記抵抗制御構造は前記ドレイン層を含んで構成されている。
上記一態様によれば、半導体基板を厚さ方向に流れる電流が基板外周部に比べて基板中央部において少なくなる。このため、基板中央部では当該電流による発熱が抑制され、これにより基板中央部の温度上昇が抑制される。基板中央部の温度は基板全体への温度寄与が大きいので、基板全体の温度上昇を抑制することができる。その結果、パワーサイクル寿命等の信頼性を向上させることが可能である。また、当該一態様によれば、温度検出用素子を用いなくても温度抑制効果を奏するので、温度検出用素子の採用に伴う装置大型化を回避することできる。
実施の形態１に係るＩＧＢＴを概説する平面図である。 実施の形態１に係るＩＧＢＴを概説する縦断面図である。 実施の形態１に係るコレクタ層を概説する斜視図である。 実施の形態１に係るコレクタ層の不純物濃度分布を概説する図である。 実施の形態２に係るＩＧＢＴを概説する図である。 実施の形態２に係るコレクタ層を概説する斜視図である。 実施の形態３に係るＩＧＢＴを概説する縦断面図である。 実施の形態３に係るライフタイム制御層を概説する斜視図である。 実施の形態３に係るライフタイム制御層のライフタイムキラー濃度分布を概説する図である。 実施の形態４に係るＩＧＢＴを概説する図である。 実施の形態４に係るライフタイム制御層を概説する斜視図である。 実施の形態５に係るＩＧＢＴを概説する縦断面図である。 実施の形態５に係るバッファ層を概説する斜視図である。 実施の形態５に係るバッファ層の不純物濃度分布を概説する図である。 実施の形態６に係るＩＧＢＴを概説する図である。 実施の形態６に係るバッファ層を概説する斜視図である。 実施の形態７に係るＩＧＢＴを概説する縦断面図である。 実施の形態７に係るキャリア蓄積層を概説する斜視図である。 実施の形態７に係るキャリア蓄積層の不純物濃度分布を概説する図である。 実施の形態８に係るＩＧＢＴを概説する図である。 実施の形態８に係るキャリア蓄積層を概説する斜視図である。 実施の形態９に係るＩＧＢＴを概説する縦断面図である。 実施の形態９に係るベース層を概説する斜視図である。 実施の形態９に係るベース層の不純物濃度分布を概説する図である。 実施の形態１０に係るＩＧＢＴを概説する縦断面図である。 実施の形態１１に係るパワーＭＩＳＦＥＴを概説する縦断面図である。 実施の形態１１に係るドレイン層を概説する斜視図である。 実施の形態１１に係るドレイン層の不純物濃度分布を概説する図である。 実施の形態１２に係るパワーＭＩＳＦＥＴを概説する図である。 実施の形態１２に係るドレイン層を概説する斜視図である。 実施の形態１３に係るパワーダイオードを概説する縦断面図である。
＜実施の形態１＞
実施の形態１では電力用半導体装置としてＩＧＢＴを例示する。図１に実施の形態１に係るＩＧＢＴ１０Ａの半導体チップの平面図（換言すれば上面図）を示す。ＩＧＢＴ１０Ａは、少なくとも当該半導体チップを含み、さらに半導体チップに接続されるボンディングワイヤ、半導体チップが搭載される絶縁性基板等を含むことが可能である。以下ではＩＧＢＴ１０Ａに含まれる１つの半導体チップについて説明するが、ＩＧＢＴ１０Ａは複数の半導体チップを含むことも可能である。
図１の例では、ＩＧＢＴ１０Ａの半導体チップは、素子部３１と、終端部３２とに大別することが可能である。素子部３１は、複数の電力用半導体素子（ここでは複数のＩＧＢＴ単位素子）が、例えばマトリックス状に配置されている領域である。終端部３２は、素子部３１内の電力用半導体素子の耐圧を確保するための構造（例えばガードリング）等が形成されている領域である。なお、終端部３２が存在しない構造も採用可能であるが、終端部３２を設けた方が耐圧向上等の点で好ましい。
素子部３１は、チップ中心位置（換言すれば基板中心位置）を含んで広がる領域であるが、チップ外周縁（換言すれば基板外周縁）には到達していない。終端部３２は、素子部３１の外周縁からチップ外周縁までの領域であり、素子部３１を取り囲む枠状をしている。換言すれば、終端部３２はチップ外周縁からチップ中心位置へ向けて広がる枠状の領域であり、当該枠状の終端部３２の内側領域が素子部３１である。
また、ＩＧＢＴ１０Ａの半導体チップは、中央部４１と、外周部４２とに大別することも可能である。中央部４１は、チップ中心位置を含んで広がる領域であるが、チップ外周縁には到達していない。外周部４２は、中央部４１の外周縁からチップ外周縁までの領域であり、中央部４１を取り囲む枠状をしている。換言すれば、外周部４２はチップ外周縁からチップ中心位置へ向けて広がる枠状の領域であり、当該枠状の外周部４２の内側領域が中央部４１である。
ここで、中央部４１は、素子部３１を超えない領域として存在する。このため、中央部４１と外周部４２とは素子部３１内において区画される。この場合、素子部３１は、中央部４１と外周部４２とにまたがっており、中央部４１の全体と、外周部４２のうちで中央部４１から続く一部分とを含んでいる。また、外周部４２は、終端部３２と素子部３１とにまたがっており、終端部３２の全体と、素子部３１のうちで終端部３２から続く一部分とを含んでいる。
なお、上記各部３１，３２，４１，４２は、図１の平面視では２次元領域として図示されているが、当該２次元領域をチップ厚さ方向（換言すれば基板厚さ方向）に投影して把握される３次元の領域でもある。
図２にＩＧＢＴ１０Ａの半導体チップの縦断面図を例示する。図２には１つのＩＧＢＴ単位素子の構造について図示している。
図２の例によれば、半導体チップは半導体基板（以下「基板」と略称する場合もある）１００Ａを含んでおり、半導体基板１００Ａ内にドリフト層１１０（「第１半導体層」に対応する）と、キャリア蓄積層１２０と、ベース層１３０と、エミッタ層１４０と、溝（換言すればトレンチ）１５０と、ゲート絶縁膜１６０と、ゲート電極１７０と、バッファ層１９０と、コレクタ層２００Ａ（「第２半導体層」に対応する）とが形成されている。
半導体基板１００Ａは、出発材料としての半導体基板（例えばシリコン基板、炭化珪素基板等）に対して種々の処理が施されることにより得られる基板である。
ドリフト層１１０は、基板１００Ａの一方主面１０１と他方主面１０２との間に位置し（但し両主面１０１，１０２から離れている）基板１００Ａの厚さ方向１０３を自身の厚さ方向として広がる層である。ここではドリフト層１１０が基板全体に広がっている場合を例示する。かかる例によれば、ドリフト層１１０は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、ドリフト層１１０は、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、ドリフト層１１０の導電型がＮ型である場合、より具体的にはドリフト層１１０が、一般的に低濃度と称される範囲に不純物濃度が設定されたＮ型層（Ｎ−型層）である場合を例示する。また、ドリフト層１１０の不純物濃度は中央部４１と外周部４２で同じとする。
なお、ドリフト層は「ベース層」と称される場合もあり、かかる場合にはドリフト層１１０を「Ｎベース層１１０」と称し、後述のベース層１３０を「Ｐベース層１３０」と称することによって両層１１０，１３０が区別される。
キャリア蓄積層１２０は、ドリフト層１１０と基板１００Ａの一方主面１０１との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、キャリア蓄積層１２０は、基板厚さ方向１０３においてドリフト層１１０に対して（ドリフト層１１０を基準にして）一方主面１０１の側に位置し、当該厚さ方向１０３においてドリフト層１１０に対面している。キャリア蓄積層１２０は、ドリフト層１１０から引き続く層であるが、一方主面１０１からは離れている。ここではキャリア蓄積層１２０が基板全体に広がっている場合を例示する。かかる例によれば、キャリア蓄積層１２０は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、キャリア蓄積層１２０は、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、キャリア蓄積層１２０の導電型がＮ型である場合、より具体的にはキャリア蓄積層１２０はドリフト層１１０よりも不純物濃度が高く、一般的に高濃度と称される範囲に不純物濃度が設定されたＮ型層（Ｎ＋型層）である場合を例示する。また、キャリア蓄積層１２０の不純物濃度は中央部４１と外周部４２で同じとする。
ベース層１３０は、キャリア蓄積層１２０と基板１００Ａの一方主面１０１との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、ベース層１３０は、基板厚さ方向１０３においてドリフト層１１０およびキャリア蓄積層１２０に対して一方主面１０１の側に位置し、当該厚さ方向１０３においてキャリア蓄積層１２０を介してドリフト層１１０に対面している。ベース層１３０は、キャリア蓄積層１２０から引き続き、一方主面１０１に到達している。但し、ベース層１３０の一部には後述のエミッタ層１４０が形成されている。ここではベース層１３０が基板全体に広がっている場合を例示する。かかる例によれば、ベース層１３０は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、ベース層１３０は、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、ベース層１３０の導電型がＰ型であり、その不純物濃度は中央部４１と外周部４２で同じである場合を例示する。
なお、ベース層１３０は後述のようにＭＩＳ（Metal Insulator Semiconductor）構造においてチャネルが形成される半導体層であるため、ベース層１３０を「チャネル形成半導体層１３０」と称してもよい。
エミッタ層１４０は、ベース層１３０の一部領域を占めるウェルとして設けられている。エミッタ層１４０は、基板１００Ａの一方主面１０１から所定深さまで形成されているが、ベース層１３０よりも浅く、従ってキャリア蓄積層１２０とは離れている。この場合、エミッタ層１４０は、基板厚さ方向１０３においてドリフト層１１０とキャリア蓄積層１２０とベース層１３０の一部とに対して一方主面１０１の側に位置し、当該厚さ方向１０３においてキャリア蓄積層１２０とベース層１３０の一部とを介してドリフト層１１０に対面している。エミッタ層１４０は、素子部３１内の各ＩＧＢＴ単位素子に個別に設けられ、また、中央部４１と外周部４２のいずれにも設けられている。
ここでは、エミッタ層１４０の導電型がＮ型である場合、より具体的にはエミッタ層１４０はドリフト層１１０よりも不純物濃度が高く、Ｎ＋型層である場合を例示する。また、中央部４１のエミッタ層１４０と外周部４２のエミッタ層１４０とで不純物濃度は同じとする。
溝１５０は、基板１００Ａの一方主面１０１から他方主面１０２の側へ向けて、エミッタ層１４０とベース層１３０とキャリア蓄積層１２０とを貫通し、ドリフト層１１０内の所定深さまで形成されている。溝１５０は、素子部３１内の各ＩＧＢＴ単位素子に個別に設けられ、また、中央部４１と外周部４２のいずれにも設けられている。
ゲート絶縁膜１６０は、溝１５０の内面（より具体的には側面および底面）上に設けられているが、溝１５０を埋め尽くしてはいない。ゲート絶縁膜１６０は例えばシリコン酸化物、シリコン窒化物等によって構成可能である。ゲート電極１７０は、ゲート絶縁膜１６０上に配置され、溝１５０を充填している。換言すれば、ゲート電極１７０は、ゲート絶縁膜１６０を介して、溝１５０内に埋設されている。ゲート電極１７０は例えば多結晶シリコン、各種金属材料等によって構成可能である。なお、ゲート電極１７０は、不図示の位置において引き出され、不図示のゲートパッドに接続されている。
バッファ層１９０は、ドリフト層１１０と基板１００Ａの他方主面１０２との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、バッファ層１９０は、基板厚さ方向１０３においてドリフト層１１０に対して他方主面１０２の側に位置し、当該厚さ方向１０３においてドリフト層１１０に対面している。バッファ層１９０は、ドリフト層１１０から引き続く層であるが、他方主面１０２からは離れている。ここではバッファ層１９０が基板全体に広がっている場合を例示する。かかる例によれば、バッファ層１９０は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、バッファ層１９０は、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、バッファ層１９０の導電型がＮ型である場合、より具体的にはバッファ層１９０はドリフト層１１０よりも不純物濃度が高く、Ｎ＋型層である場合を例示する。また、バッファ層１９０の不純物濃度は中央部４１と外周部４２で同じとする。
コレクタ層２００Ａは、バッファ層１９０と基板１００Ａの他方主面１０２との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。このとき、コレクタ層２００Ａは、基板厚さ方向１０３においてドリフト層１１０およびバッファ層１９０に対して他方主面１０２の側に位置し、当該厚さ方向１０３においてバッファ層１９０を介してドリフト層１１０に対面している。コレクタ層２００Ａは、バッファ層１９０から引き続き、他方主面１０２に到達している。ここではコレクタ層２００Ａが基板全体に広がっている場合を例示する。かかる例によれば、コレクタ層２００Ａは、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、コレクタ層２００Ａは、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、コレクタ層２００Ａの導電型がＰ型である場合を例示する。コレクタ層２００Ａの不純物濃度については後述する。
なお、上記例示の導電型とは逆の導電型を各層に採用して半導体基板１００Ａを変形することも可能である。かかる変形例は後述の各種構造についても同様である。
図２の例によれば、ＩＧＢＴ１０Ａの半導体チップは、さらに、絶縁層２５２と、エミッタ電極２５４と、コレクタ電極２５６とを含んでいる。
絶縁層２５２は、基板１００Ａの一方主面１０１における溝１５０の開口を塞ぐように配置されており、ゲート電極１７０を被覆している。なお、図２の例では絶縁層２５２はエミッタ層１４０上には及んでいないが、当該絶縁層２５２はエミッタ層１４０上にはみ出していても構わない。
エミッタ電極２５４は、基板１００Ａの一方主面１０１上に広がっており、ベース層１３０およびエミッタ層１４０に接している。エミッタ電極２５４は、絶縁層２５２上にも延在している。かかる例によれば、エミッタ電極２５４は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。
コレクタ電極２５６は、基板１００Ａの他方主面１０２上に広がっており、コレクタ層２００Ａに接している。かかる例によれば、コレクタ電極２５６は、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。
次に、ＩＧＢＴ１０Ａの動作を概説する。
まず、ＩＧＢＴ１０Ａのオン状態を説明する。オン状態は、エミッタ電極２５４とコレクタ電極２５６との間に所定のコレクタ電圧（ＶＣＥ＞０）を印加した状態で、エミッタ電極２５４とゲート電極１７０との間に所定のゲート電圧（ＶＧＥ＞０）を印加することにより、実現される。かかる電圧印加態様によれば、ベース層１３０のうちでゲート電極１７０付近にＮ型チャネルが形成される。当該チャネルがエミッタ層１４０とキャリア蓄積層１２０との間に形成されることによって、エミッタ電極２５４から当該チャネルを通ってドリフト層１１０へ電子が注入される。注入された電子によってドリフト層１１０とコレクタ層２００Ａとの間が順バイアス状態になり、コレクタ層２００Ａからドリフト層１１０へ正孔が注入される。これにより、コレクタ電極２５６とエミッタ電極２５４との間に、換言すれば基板１００Ａの厚さ方向１０３に、ＩＧＢＴ１０Ａの電流（コレクタ電流、オン電流、主電流等とも称される）が流れる。
次に、ＩＧＢＴのオフ状態を説明する。オフ状態は、ゲート電圧ＶＧＥ≦０にすることにより実現される。かかる電圧印加態様によれば、上記チャネルが消失し、エミッタ電極２５４からドリフト層１１０へ電子が注入されなくなる。電子の注入が無くなることで、コレクタ層２００Ａからの正孔の注入も無くなる。その結果、電流が流れない。
ここで、ゲート電極１７０とゲート絶縁膜１６０とベース層１３０とによる積層構造（図２の断面図においては基板厚さ方向１０３に直交する方向に積層されていると把握される）が、いわゆるＭＩＳ構造を形成している。なお、ＭＩＳ構造は、ゲート絶縁膜１６０が酸化膜である場合には特にＭＯＳ（Metal Oxide Semiconductor）構造と称される。かかるＭＩＳ構造は、上記の動作概説から分かるように、ベース層１３０内にチャネルが形成されることによってＩＧＢＴ１０Ａの電流を流し、チャネルの不形成によって電流を遮断する。つまり、ＩＧＢＴ１０Ａの電流のオン／オフを制御するスイッチング素子１８０が当該ＭＩＳ構造を含んで形成されている。
スイッチング素子１８０は、上記構成から分かるように、各ＩＧＢＴ単位素子に個別に設けられている。これら複数のスイッチング素子１８０のゲート電極１７０は不図示の位置で共通に（換言すれば並列に）接続されており、このためスイッチング素子１８０は同期して動作する。
なお、キャリア蓄積層１２０を有さない構造を採用することも可能であるが、次の点からキャリア蓄積層１２０を設けるのが好ましい。すなわち、キャリア蓄積層１２０は上記のようにドリフト層１１０に比べて不純物濃度が高いので、キャリア蓄積層１２０とベース層１３０との接合部の内蔵電位は、キャリア蓄積層１２０を有さない構造におけるドリフト層１１０とベース層１３０との接合部の内蔵電位に比べて、高くなる。かかる高い内蔵電位は、コレクタ層２００Ａからドリフト層１１０へ注入された正孔がエミッタ側へ通り抜けるのを防ぐ障壁となる。このため、キャリア蓄積層１２０に正孔が蓄積される。これにより、エミッタ側のキャリア密度が増加し、オン電流に対する抵抗（つまりオン抵抗）が低減される。また、オン電流が流れている際のコレクタ電圧ＶＣＥ（つまりオン電圧）が低減される。
また、バッファ層１９０は、オフ状態すなわち耐圧保持状態において、空乏層がコレクタ層２００Ａへ到達してしまうパンチスルー現象を防ぐために設けられている。図２にはパンチスルー（Punch Through：PT）型構造が例示されている。なお、バッファ層１９０を有さないノンパンチスルー（Non Punch Through：NPT）型構造を採用することも可能である。
図３に、コレクタ層２００Ａを概説する斜視図を示す。図３には基板１００Ａ中からコレクタ層２００Ａを抜き出して図示している。また、図４に、中央部４１を通る縦断面におけるコレクタ層２００Ａの不純物濃度分布を概説する図を示す。
図３および図４に示すように、コレクタ層２００Ａは、中央部４１内に存在する部分２０１と、外周部４２内に存在する部分２０２とに大別される。特に、中央部４１に相当する部分２０１の不純物濃度は、外周部４２に相当する部分２０２の不純物濃度よりも低く設定されている（図４参照）。すなわち、コレクタ層２００Ａの不純物濃度は外周部４２よりも中央部４１において低い。
なお、図４には両部分２０１，２０２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。また、ここでは低濃度部分２０１と高濃度部分２０２の両方が、一般的に高濃度と称される範囲に不純物濃度が設定されたＰ型層（Ｐ＋型層）である場合を例示するが、例えば低濃度部分２０１についてはＰ型となる濃度範囲を採用し、高濃度部分２０２についてはＰ＋型となる濃度範囲を採用することも可能である。
このような不純物濃度分布を有したコレクタ層２００Ａによれば、コレクタ層２００Ａからドリフト層１１０へ注入される正孔の注入効率が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ａが、コレクタ層２００Ａによって構成されている。
抵抗制御構造３００Ａによれば、基板１００Ａを厚さ方向１０３に流れる電流（より具体的には、その電流密度）が外周部４２に比べて中央部４１において少なくなる。このため、中央部４１では当該電流による発熱が抑制され、これにより中央部４１の温度上昇が抑制される。中央部４１の温度は基板全体への温度寄与が大きいので、基板全体の温度上昇を抑制することができる。その結果、パワーサイクル寿命等の信頼性を向上させることが可能である。また、抵抗制御構造３００Ａによれば、温度検出用素子を用いなくても温度抑制効果を奏するので、温度検出用素子の採用に伴う装置大型化を回避することできる。
ＩＧＢＴ１０Ａは既知の各種処理を利用して製造可能である。例えば、最終的にドリフト層１１０を提供するＮ−型の半導体基板を出発材料として準備し、当該基板に対してイオン注入、エピタキシャル成膜、マスキング、エッチング、酸化等の処理を行うことによってＩＧＢＴ１０Ａの上記構造を形成可能である。
例えばコレクタ層２００Ａは、中央部４１と外周部４２の両方に対して同時に行うイオン注入と、外周部４２に対してのみ選択的に行うイオン注入とを組み合わせることによって形成可能である。但し、その他の手法によってコレクタ層２００Ａを形成しても構わない。
＜実施の形態２＞
図５に、実施の形態２に係るＩＧＢＴ１０Ｂを概説する図を示す。図５には、説明を分かりやすくするために、図面右側に図１に相当の平面図を示すとともに、図面左側上段に中央部４１の縦断面図を示し、図面左側下段に外周部４２の縦断面図を示している。
ＩＧＢＴ１０Ｂは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｂを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｂは、コレクタ層２００Ａ（図２参照）の代わりにコレクタ層２００Ｂを含んでいる点を除いて、基本的には半導体基板１００Ａと同様の構成を有している。
図６に、コレクタ層２００Ｂを概説する斜視図を示す。図６には基板１００Ｂ中からコレクタ層２００Ｂを抜き出して図示している。図５および図６から分かるように、コレクタ層２００Ｂは外周部４２に存在するが中央部４１には存在しない形状をしている。ここではコレクタ層２００Ｂ内において不純物濃度は均一とする。コレクタ層２００Ｂのその他の態様は基本的にコレクタ層２００Ａ（図２参照）と同様である。
なお、コレクタ層２００Ｂが存在しない中央部４１では、バッファ層１９０が基板１００Ｂの他方主面１０２まで延在してコレクタ電極２５６に接している（図５中の左側上段図を参照）。
上記形状を有したコレクタ層２００Ｂによれば、コレクタ層２００Ｂからドリフト層１１０へ注入される正孔の注入効率が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｂ（図６参照）が、コレクタ層２００Ｂによって構成されている。
かかる抵抗制御構造３００Ｂによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｂも既知の各種処理を利用して製造可能である。例えばコレクタ層２００Ｂは、外周部４２に対してのみ選択的にイオン注入を行うことによって形成可能である。但し、その他の手法によってコレクタ層２００Ｂを形成しても構わない。
＜実施の形態３＞
図７に、実施の形態３に係るＩＧＢＴ１０Ｃを概説する縦断面図を示す。ＩＧＢＴ１０Ｃは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｃを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｃは、コレクタ層２００Ａ（図２参照）の代わりにコレクタ層２００を含んでいる点と、ライフタイム制御層２１０Ｃが追加されている点とを除いて、基本的には半導体基板１００Ａと同様の構成を有している。
コレクタ層２００は、中央部４１と外周部４２で同じ不純物濃度を有しており、その他の態様についてはコレクタ層２００Ａ（図２参照）と同様に構成されている。
ライフタイム制御層２１０Ｃは、ドリフト層１１０内に設けられ基板厚さ方向１０３を自身の厚さ方向として広がる層である。このため、ライフタイム制御層２１０Ｃは、基板厚さ方向１０３においてバッファ層１９０およびコレクタ層２００に対して一方主面１０１の側に位置し、当該厚さ方向１０３においてバッファ層１９０を介してコレクタ層２００に対面している。
ライフタイム制御層２１０Ｃは、ドリフト層１１０内において、当該ドリフト層１１０に隣接するバッファ層１９０およびキャリア蓄積層１２０のいずれからも離れた位置に設けられている。図７の例では、ライフタイム制御層２１０Ｃは、ドリフト層１１０内において、バッファ層１９０寄りに設けられている。すなわち、ライフタイム制御層２１０Ｃからバッファ層１９０までの距離の方が、ライフタイム制御層２１０Ｃからキャリア蓄積層１２０までの距離よりも短い。
ここではライフタイム制御層２１０Ｃが基板全体に広がっている場合を例示する。かかる例によれば、ライフタイム制御層２１０Ｃは、素子部３１に設けられた複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、ライフタイム制御層２１０Ｃは、中央部４１と外周部４２とに渡って存在する形状を有している。
図８に、ライフタイム制御層２１０Ｃを概説する斜視図を示す。図８には基板１００Ｃ中からライフタイム制御層２１０Ｃを抜き出して図示している。また、図９に、中央部４１を通る縦断面におけるライフタイム制御層２１０Ｃのライフタイムキラー濃度分布を概説する図を示す。
図８および図９に示すように、ライフタイム制御層２１０Ｃは、中央部４１内に存在する部分２１１と、外周部４２内に存在する部分２１２とに大別される。特に、中央部４１に相当する部分２１１のライフタイムキラー濃度は、外周部４２に相当する部分２１２のライフタイムキラー濃度よりも高く設定されている（図９参照）。すなわち、ライフタイム制御層２１０Ｃのライフタイムキラー濃度は外周部４２よりも中央部４１において高い。
なお、図９には両部分２１１，２１２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。
ライフタイム制御層２１０Ｃは、一般的なスイッチングロスの低減効果を奏するとともに、ライフタイムキラー濃度の相違に起因した次の効果を奏する。
すなわち、上記ライフタイムキラー濃度分布を有したライフタイム制御層２１０Ｃによれば、コレクタ層２００からドリフト層１１０へ注入された正孔の密度が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｃ（図８参照）が、ライフタイム制御層２１０Ｃによって構成されている。
かかる抵抗制御構造３００Ｃによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｃも既知の各種処理を利用して製造可能である。例えばライフタイム制御層２１０Ｃは、ドリフト層１１０に対してプロトン照射、電子線照射等を行ってドリフト層１１０内にライフタイムキラーを導入することによって形成可能である。この際、例えば、中央部４１と外周部４２の両方に対して同時に行う照射と、中央部４１に対してのみ選択的に行う照射とを組み合わせることによって、上記のライフタイムキラー濃度分布（図９参照）を具現化することが可能である。但し、その他の手法によってライフタイム制御層２１０Ｃを形成しても構わない。
＜実施の形態４＞
図１０に、実施の形態４に係るＩＧＢＴ１０Ｄを概説する図を示す。図１０の図示は図５に倣っている。
ＩＧＢＴ１０Ｄは、半導体基板１００Ｃ（図７参照）の代わりに半導体基板１００Ｄを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ｃ（図７参照）と同様の構成を有している。半導体基板１００Ｄは、ライフタイム制御層２１０Ｃ（図７参照）の代わりにライフタイム制御層２１０Ｄを含んでいる点を除いて、基本的には半導体基板１００Ｃと同様の構成を有している。
図１１に、ライフタイム制御層２１０Ｄを概説する斜視図を示す。図１１には基板１００Ｄ中からライフタイム制御層２１０Ｄを抜き出して図示している。図１０および図１１から分かるように、ライフタイム制御層２１０Ｄは、中央部４１に存在するが外周部４２には存在しない形状をしている。なお、図１１では二点鎖線によって、ライフタイム制御層２１０Ｄが存在する深さ範囲における外周部４２の輪郭を補助的に示している。ここではライフタイム制御層２１０Ｄ内においてライフタイムキラー濃度は均一とする。ライフタイム制御層２１０Ｄのその他の態様は基本的にライフタイム制御層２１０Ｃ（図７参照）と同様である。
上記形状を有したライフタイム制御層２１０Ｄによれば、コレクタ層２００からドリフト層１１０へ注入された正孔の密度が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｄ（図１１参照）が、ライフタイム制御層２１０Ｄによって構成されている。
かかる抵抗制御構造３００Ｄによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｄも既知の各種処理を利用して製造可能である。例えばライフタイム制御層２１０Ｄは、中央部４１に対してのみ選択的にプロトン等を照射することによって形成可能である。但し、その他の手法によってライフタイム制御層２１０Ｄを形成しても構わない。
＜実施の形態５＞
図１２に、実施の形態５に係るＩＧＢＴ１０Ｅを概説する縦断面図を示す。ＩＧＢＴ１０Ｅは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｅを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｅは、コレクタ層２００Ａ（図２参照）の代わりにコレクタ層２００を含んでいる点と、バッファ層１９０（図２参照）の代わりにバッファ層１９０Ｅを含んでいる点とを除いて、基本的には半導体基板１００Ａと同様の構成を有している。なお、コレクタ層２００については実施の形態３で既述しているので（図７参照）、ここでは重複した説明は省略する。
図１３に、バッファ層１９０Ｅを概説する斜視図を示す。図１３には基板１００Ｅ中からバッファ層１９０Ｅを抜き出して図示している。また、図１４に、中央部４１を通る縦断面におけるバッファ層１９０Ｅの不純物濃度分布を概説する図を示す。
図１３および図１４に示すように、バッファ層１９０Ｅは、中央部４１内に存在する部分１９１と、外周部４２内に存在する部分１９２とに大別される。特に、中央部４１に相当する部分１９１の不純物濃度は、外周部４２に相当する部分１９２の不純物濃度よりも高く設定されている（図１４参照）。すなわち、バッファ層１９０Ｅの不純物濃度は外周部４２よりも中央部４１において高い。バッファ層１９０Ｅのその他の態様は基本的にバッファ層１９０（図２参照）と同様である。
なお、図１４には両部分１９１，１９２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。また、ここでは高濃度部分１９１と低濃度部分１９２の両方がＮ＋型である場合を例示するが、例えば低濃度部分１９２についてはＮ型となる濃度範囲を採用し、高濃度部分１９１についてはＮ＋型となる濃度範囲を採用することも可能である。
上記不純物濃度分布を有したバッファ層１９０Ｅがコレクタ層２００とドリフト層１１０との間に設けられていることにより、コレクタ層２００からドリフト層１１０へ注入される正孔の注入効率が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｅ（図１３参照）が、バッファ層１９０Ｅによって構成されている。
かかる抵抗制御構造３００Ｅによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｅも既知の各種処理を利用して製造可能である。例えばバッファ層１９０Ｅは、中央部４１と外周部４２の両方に対して同時に行うイオン注入と、中央部４１に対してのみ選択的に行うイオン注入とを組み合わせることによって形成可能である。但し、その他の手法によってバッファ層１９０Ｅを形成しても構わない。
＜実施の形態６＞
図１５に、実施の形態６に係るＩＧＢＴ１０Ｆを概説する図を示す。図１５の図示は図５に倣っている。
ＩＧＢＴ１０Ｆは、半導体基板１００Ｅ（図１２参照）の代わりに半導体基板１００Ｆを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ｅ（図１２参照）と同様の構成を有している。半導体基板１００Ｆは、バッファ層１９０Ｅ（図１２参照）の代わりにバッファ層１９０Ｆを含んでいる点を除いて、基本的には半導体基板１００Ｅと同様の構成を有している。
図１６に、バッファ層１９０Ｆを概説する斜視図を示す。図１６には基板１００Ｆ中からバッファ層１９０Ｆを抜き出して図示している。図１５および図１６から分かるように、バッファ層１９０Ｆは、中央部４１に存在するが外周部４２には存在しない形状をしている。なお、図１６では二点鎖線によって、バッファ層１９０Ｆが存在する深さ範囲における外周部４２の輪郭を補助的に示している。ここではバッファ層１９０Ｆ内において不純物濃度は均一とする。バッファ層１９０Ｆのその他の態様は基本的にバッファ層１９０，１９０Ｅ（図２および図１２参照）と同様である。
なお、バッファ層１９０Ｆが存在しない外周部４２では、ドリフト層１１０がコレクタ層２００まで延在している（図１５の左側下段図を参照）。
上記形状を有したバッファ層１９０Ｆがコレクタ層２００とドリフト層１１０との間に設けられていることにより、コレクタ層２００からドリフト層１１０へ注入される正孔の注入効率が、外周部４２に比べて中央部４１において低くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｆ（図１６参照）が、バッファ層１９０Ｆによって構成されている。
かかる抵抗制御構造３００Ｆによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｆも既知の各種処理を利用して製造可能である。例えばバッファ層１９０Ｆは、中央部４１に対してのみ選択的にイオン注入を行うことによって形成可能である。但し、その他の手法によってバッファ層１９０Ｆを形成しても構わない。
＜実施の形態７＞
図１７に、実施の形態７に係るＩＧＢＴ１０Ｇを概説する縦断面図を示す。ＩＧＢＴ１０Ｇは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｇを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｇは、コレクタ層２００Ａ（図２参照）の代わりにコレクタ層２００を含んでいる点と、キャリア蓄積層１２０（図２参照）の代わりにキャリア蓄積層１２０Ｇを含んでいる点とを除いて、基本的には半導体基板１００Ａと同様の構成を有している。なお、コレクタ層２００については実施の形態３で既述しているので（図７参照）、ここでは重複した説明は省略する。
図１８に、キャリア蓄積層１２０Ｇを概説する斜視図を示す。図１８には基板１００Ｇ中からキャリア蓄積層１２０Ｇを抜き出して図示している。また、図１９に、中央部４１を通る縦断面におけるキャリア蓄積層１２０Ｇの不純物濃度分布を概説する図を示す。
図１８および図１９に示すように、キャリア蓄積層１２０Ｇは、中央部４１内に存在する部分１２１と、外周部４２内に存在する部分１２２とに大別される。特に、中央部４１に相当する部分１２１の不純物濃度は、外周部４２に相当する部分１２２の不純物濃度よりも低く設定されている（図１９参照）。すなわち、キャリア蓄積層１２０Ｇの不純物濃度は外周部４２よりも中央部４１において低い。キャリア蓄積層１２０Ｇのその他の態様は基本的にキャリア蓄積層１２０（図２参照）と同様である。
なお、図１９には両部分１２１，１２２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。また、ここでは低濃度部分１２１と高濃度部分１２２の両方がＮ＋型である場合を例示するが、例えば低濃度部分１２１についてはＮ型となる濃度範囲を採用し、高濃度部分１２２についてはＮ＋型となる濃度範囲を採用することも可能である。
上記不純物濃度分布を有したキャリア蓄積層１２０Ｇによれば、コレクタ層２００からドリフト層１１０へ注入された正孔をキャリア蓄積層１２０Ｇで蓄積するキャリア蓄積効果が、外周部４２に比べて中央部４１において低くなる。キャリア蓄積効果が低いほど基板厚さ方向１０３に流れる電流に対する抵抗が大きくなるので、当該抵抗は外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｇ（図１８参照）が、キャリア蓄積層１２０Ｇによって構成されている。
かかる抵抗制御構造３００Ｇによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｇも既知の各種処理を利用して製造可能である。例えばキャリア蓄積層１２０Ｇは、中央部４１と外周部４２の両方に対して同時に行うイオン注入と、外周部４２に対してのみ選択的に行うイオン注入とを組み合わせることによって形成可能である。但し、その他の手法によってキャリア蓄積層１２０Ｇを形成しても構わない。
＜実施の形態８＞
図２０に、実施の形態８に係るＩＧＢＴ１０Ｈを概説する図を示す。図２０の図示は図５に倣っている。
ＩＧＢＴ１０Ｈは、半導体基板１００Ｇ（図１７参照）の代わりに半導体基板１００Ｈを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ｇ（図１７参照）と同様の構成を有している。半導体基板１００Ｈは、キャリア蓄積層１２０Ｇ（図１７参照）の代わりにキャリア蓄積層１２０Ｈを含んでいる点を除いて、基本的には半導体基板１００Ｇと同様の構成を有している。
図２１に、キャリア蓄積層１２０Ｈを概説する斜視図を示す。図２１には基板１００Ｈ中からキャリア蓄積層１２０Ｈを抜き出して図示している。図２０および図２１から分かるように、キャリア蓄積層１２０Ｈは、外周部４２に存在するが中央部４１には存在しない形状をしている。ここではキャリア蓄積層１２０Ｈ内において不純物濃度は均一とする。キャリア蓄積層１２０Ｈのその他の態様は基本的にキャリア蓄積層１２０，１２０Ｇ（図２および図１７参照）と同様である。
なお、キャリア蓄積層１２０Ｈが存在しない中央部４１では、ドリフト層１１０がベース層１３０まで延在している（図２０の左側上段図を参照）。
上記形状を有したキャリア蓄積層１２０Ｈによれば、コレクタ層２００からドリフト層１１０へ注入された正孔をキャリア蓄積層１２０Ｈで蓄積するキャリア蓄積効果が、外周部４２に比べて中央部４１において低くなる。キャリア蓄積効果が低いほど基板厚さ方向１０３に流れる電流に対する抵抗が大きくなるので、当該抵抗は外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｈ（図２１参照）が、キャリア蓄積層１２０Ｈによって構成されている。
かかる抵抗制御構造３００Ｈによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｈも既知の各種処理を利用して製造可能である。例えばキャリア蓄積層１２０Ｈは、外周部４２に対してのみ選択的にイオン注入を行うことによって形成可能である。但し、その他の手法によってキャリア蓄積層１２０Ｈを形成しても構わない。
＜実施の形態９＞
図２２に、実施の形態９に係るＩＧＢＴ１０Ｊを概説する縦断面図を示す。ＩＧＢＴ１０Ｊは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｊを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｊは、コレクタ層２００Ａ（図２参照）の代わりにコレクタ層２００を含んでいる点と、ベース層１３０（図２参照）の代わりにベース層１３０Ｊを含んでいる点とを除いて、基本的には半導体基板１００Ａと同様の構成を有している。なお、コレクタ層２００については実施の形態３で既述しているので（図７参照）、ここでは重複した説明は省略する。
図２３に、ベース層１３０Ｊを概説する斜視図を示す。図２３には基板１００Ｊ中からベース層１３０Ｊを抜き出して図示している。また、図２４に、中央部４１を通る縦断面におけるベース層１３０Ｊの不純物濃度分布を概説する図を示す。
図２３および図２４に示すように、ベース層１３０Ｊは、中央部４１内に存在する部分１３１と、外周部４２内に存在する部分１３２とに大別される。特に、中央部４１に相当する部分１３１の不純物濃度は、外周部４２に相当する部分１３２の不純物濃度よりも高く設定されている（図２４参照）。すなわち、ベース層１３０Ｊの不純物濃度は外周部４２よりも中央部４１において高い。ベース層１３０Ｊのその他の態様は基本的にベース層１３０（図２参照）と同様である。
なお、図２４には両部分１３１，１３２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。また、ここでは高濃度部分１３１と低濃度部分１３２の両方がＰ型である場合を例示するが、例えば低濃度部分１３２に対しては一般的に低濃度と称されるＰ−型の濃度範囲を採用し、高濃度部分１３１に対してはＰ型となる濃度範囲を採用することも可能である。
上記不純物濃度分布を有したベース層１３０Ｊ（換言すればチャネル形成半導体層１３０Ｊ）によれば、ＭＩＳ型スイッチング素子１８０の閾値電圧が、外周部４２に比べて中央部４１において高くなる。換言すれば、同じ印加電圧の下におけるＭＩＳ型スイッチング素子１８０のチャネル抵抗が、外周部４２に比べて中央部４１において高くなる。これにより、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｊ（図２３参照）が、ベース層１３０Ｊによって構成されている。
かかる抵抗制御構造３００Ｊによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＩＧＢＴ１０Ｊも既知の各種処理を利用して製造可能である。例えばベース層１３０Ｊは、中央部４１と外周部４２の両方に対して同時に行うイオン注入と、中央部４１に対してのみ選択的に行うイオン注入とを組み合わせることによって形成可能である。但し、その他の手法によってベース層１３０Ｊを形成しても構わない。
＜実施の形態１０＞
上記の抵抗制御構造３００Ａ等を構成する各種要素は種々に組み合わせ可能である。例えば、図２５の縦断面図に例示するＩＧＢＴ１０Ｋでは、半導体基板１００Ｋが上記のコレクタ層２００Ａおよびライフタイム制御層２１０Ｃを含んでいる。
つまり、当該ＩＧＢＴ１０Ｋの抵抗制御構造３００Ｋは、コレクタ層２００Ａとライフタイム制御層２１０Ｃとを含んで構成されている。かかる抵抗制御構造３００Ｋによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。なお、上記の抵抗制御構造３００Ａ等を構成する各種要素を３つ以上組み合わせることも可能である。
なお、コレクタ層２００Ａ，２００Ｂとライフタイム制御層２１０Ｃ，２１０Ｄとバッファ層１９０Ｅ，１９０Ｆとのうちの１つまたは複数によって抵抗制御構造を構成した場合、スイッチング素子１８０側の態様は中央部４１と外周部４２で同等になるので、スイッチング時に局所的な電流集中が発生するのを防止することができる。
＜実施の形態１１＞
上記では電力用半導体装置としてＩＧＢＴを例示した。実施の形態１１，１２では電力用半導体装置の他の例としてパワーＭＩＳＦＥＴ（Field Effect Transistor）を挙げる。なお、ＭＩＳＦＥＴは、ゲート絶縁膜が酸化膜である場合には特にＭＯＳＦＥＴと称される。
図２６に、実施の形態１１に係るパワーＭＩＳＦＥＴ（以下「ＭＩＳＦＥＴ」と略称する場合もある）１０Ｌを概説する縦断面図を示す。ＭＩＳＦＥＴ１０Ｌは、半導体基板１００Ａ（図２参照）の代わりに半導体基板１００Ｌを含んでいる点を除いて、基本的にはＩＧＢＴ１０Ａ（図１および図２参照）と同様の構成を有している。半導体基板１００Ｌは、コレクタ層２００Ａおよびキャリア蓄積層１２０を含んでいない点と、バッファ層１９０の代わりにドレイン層２２０Ｌ（「第３半導体層」に対応する）を含んでいる点を除いて、基本的には半導体基板１００Ａと同様の構成を有している。
ここで、ＩＧＢＴの要素とＭＩＳＦＥＴの要素との一般的な対応付けに倣って、ＩＧＢＴにおけるエミッタ層１４０、エミッタ電極２５４およびコレクタ電極２５６を、ＭＩＳＦＥＴではソース層１４０、ソース電極２５４およびドレイン電極２５６と称することにする。
なお、上記のようにコレクタ層２００Ａ（図２参照）が設けられていないため、ドレイン層２２０Ｌがドリフト層１１０から基板１００Ｌの他方主面１０２まで延在してドレイン電極２５６に接している。また、上記のようにキャリア蓄積層１２０（図２参照）が設けられていないため、ドリフト層１１０とベース層１３０とが接している。
ドレイン層２２０Ｌは、ドリフト層１１０と基板１００Ｌの他方主面１０２との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、ドレイン層２２０Ｌは、基板厚さ方向１０３においてドリフト層１１０に対して他方主面１０２の側に位置し、当該厚さ方向１０３においてドリフト層１１０に対面している。ドレイン層２２０Ｌは、ドリフト層１１０から引き続く層であり、他方主面１０２まで到達している。ここではドレイン層２２０Ｌが基板全体に広がっている場合を例示する。かかる例によれば、ドレイン層２２０Ｌは、素子部３１に設けられた複数のＭＩＳＦＥＴ単位素子に渡って広がり、これらの単位素子に共有される。また、かかる例によれば、ドレイン層２２０Ｌは、中央部４１と外周部４２とに渡って存在する形状を有している。
ここでは、ドレイン層２２０Ｌの導電型がＮ型である場合、より具体的にはドレイン層２２０Ｌはドリフト層１１０よりも不純物濃度が高く、Ｎ＋型層である場合を例示する。
図２７に、ドレイン層２２０Ｌを概説する斜視図を示す。図２７には基板１００Ｌ中からドレイン層２２０Ｌを抜き出して図示している。また、図２８に、中央部４１を通る縦断面におけるドレイン層２２０Ｌの不純物濃度分布を概説する図を示す。
図２７および図２８に示すように、ドレイン層２２０Ｌは、中央部４１内に存在する部分２２１と、外周部４２内に存在する部分２２２とに大別される。特に、中央部４１に相当する部分２２１の不純物濃度は、外周部４２に相当する部分２２２の不純物濃度よりも低く設定されている（図２８参照）。すなわち、ドレイン層２２０Ｌの不純物濃度は外周部４２よりも中央部４１において低い。
なお、図２８には両部分２２１，２２２の不純物濃度が急峻に変化する分布を例示しているが、かかる変化が傾斜を有しても構わない。また、ここでは低濃度部分２２１と高濃度部分２２２の両方がＮ＋型である場合を例示するが、例えば低濃度部分２２１に対してはＮ型となる濃度範囲を採用し、高濃度部分２２２に対してはＮ＋型となる濃度範囲を採用することも可能である。
上記不純物濃度を有したドレイン層２２０Ｌでは、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｌ（図２７参照）が、ドレイン層２２０Ｌによって構成されている。
かかる抵抗制御構造３００Ｌによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＭＩＳＦＥＴ１０Ｌも既知の各種処理を利用して製造可能である。例えばドレイン層２２０Ｌは、中央部４１と外周部４２の両方に対して同時に行うイオン注入と、外周部４２に対してのみ選択的に行うイオン注入とを組み合わせることによって形成可能である。但し、その他の手法によってドレイン層２２０Ｌを形成しても構わない。
なお、例えば、ドレイン層２２０Ｌと上記ベース層１３０Ｊ（図２２参照）とを組み合わせて抵抗制御構造を構成することも可能である。
＜実施の形態１２＞
図２９に、実施の形態１２に係るパワーＭＯＳＦＥＴ１０Ｍを概説する図を示す。図２９の図示は図５に倣っている。
ＭＩＳＦＥＴ１０Ｍは、半導体基板１００Ｌ（図２６参照）の代わりに半導体基板１００Ｍを含んでいる点を除いて、基本的にはＭＩＳＦＥＴ１０Ｌ（図２６参照）と同様の構成を有している。半導体基板１００Ｍは、ドレイン層２２０Ｌ（図２６参照）の代わりにドレイン層２２０Ｍを含んでいる点を除いて、基本的には半導体基板１００Ｌと同様の構成を有している。
図３０に、ドレイン層２２０Ｍを概説する斜視図を示す。図３０には基板１００Ｍ中からドレイン層２２０Ｍを抜き出して図示している。図２９および図３０から分かるように、ドレイン層２２０Ｍは、外周部４２に存在するが中央部４１には存在しない形状をしている。ここではドレイン層２２０Ｍ内において不純物濃度は均一とする。ドレイン層２２０Ｍのその他の態様は基本的にドレイン層２２０Ｌ（図２６参照）と同様である。
なお、ドレイン層２２０Ｍが存在しない中央部４１では、ドリフト層１１０が基板１００Ｍの他方主面１０２まで延在してドレイン電極２５６に接している（図２９の左側上段図を参照）。
上記形状を有したドレイン層２２０Ｍでは、基板厚さ方向１０３に流れる電流に対する抵抗が、外周部４２よりも中央部４１において高くなる。つまり、基板厚さ方向１０３に流れる電流に対する抵抗を外周部４２よりも中央部４１において高くするための抵抗制御構造３００Ｍ（図３０参照）が、ドレイン層２２０Ｍによって構成されている。
かかる抵抗制御構造３００Ｍによっても、抵抗制御構造３００Ａ（図３参照）と同様の効果を得ることができる。
ＭＩＳＦＥＴ１０Ｍも既知の各種処理を利用して製造可能である。例えばドレイン層２２０Ｍは、外周部４２に対してのみ選択的にオン注入を行うことによって形成可能である。但し、その他の手法によってドレイン層２２０Ｍを形成しても構わない。
なお、例えば、ドレイン層２２０Ｍと上記ベース層１３０Ｊ（図２２参照）とを組み合わせて抵抗制御構造を構成することも可能である。
＜実施の形態１〜１２の変形例＞
上記ではスイッチング素子１８０がいわゆるトレンチゲート型である場合を例示した。これに対し、スイッチング素子１８０を、ゲート絶縁膜１６０およびゲート電極１７０がトレンチ１５０を用いずに主面１０１上に積層された構造、いわゆる平面ゲート型に変形することも可能である。平面ゲート型スイッチング素子を採用しても上記各種効果が得られる。
＜実施の形態１３＞
上記では電力用半導体装置としてＩＧＢＴおよびパワーＭＩＳＦＥＴを例示した。実施の形態１３では電力用半導体装置の更なる例としてパワーダイオード（以下「ダイオード」と略称する場合もある）を挙げる。
図３１に、実施の形態１３に係るダイオード１０Ｎを概説する縦断面図を示す。図３１の例によれば、ダイオード１０Ｎは半導体基板１００Ｎと、カソード電極２６４と、アノード電極２６６とを含んでいる。また、半導体基板１００Ｎ内には、ドリフト層１１０（「第１半導体層」に対応する）と、カソード層２３０（「第３半導体層」に対応する）と、アノード層２４０（「第２半導体層」に対応する）とが形成されている。なお、ドリフト層１１０については実施の形態１と同様に設けられているため（図２参照）、ここでは重複した説明は省略する。
カソード層２３０は、ドリフト層１１０と基板１００Ｎの一方主面１０１との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、カソード層２３０は、基板厚さ方向１０３においてドリフト層１１０に対して一方主面１０１の側に位置し、当該厚さ方向１０３においてドリフト層１１０に対面している。カソード層２３０は、ドリフト層１１０から引き続き、一方主面１０１に到達している。ここでは、カソード層２３０の導電型がＮ型である場合、より具体的にはカソード層２３０はドリフト層１１０よりも不純物濃度が高く、Ｎ＋型層である場合を例示する。
アノード層２４０は、ドリフト層１１０と基板１００Ｎの他方主面１０２との間に位置し基板厚さ方向１０３を自身の厚さ方向として広がる層である。換言すれば、アノード層２４０は、基板厚さ方向１０３においてドリフト層１１０に対して他方主面１０２の側に位置し、当該厚さ方向１０３においてドリフト層１１０に対面している。アノード層２４０は、ドリフト層１１０から引き続き、他方主面１０２に到達している。ここでは、アノード層２４０の導電型がＰ型である場合、より具体的にはＰ＋型層である場合を例示する。
カソード電極２６４は、基板１００Ｎの一方主面１０１上に配置され、カソード層２３０と接している。また、アノード電極２６６は、基板１００Ｎの他方主面１０２上に配置され、アノード層２４０と接している。
かかるダイオード１０Ｎにおいて、例えば、アノード層２４０に対して上記コレクタ層２００Ａ（図２〜図４参照）の不純物濃度分布または上記コレクタ層２００Ｂ（図５および図６参照）の形状を採用することにより、アノード層２４０で以て抵抗制御構造を構成することが可能である。
あるいは、ドリフト層１１０に上記ライフタイム制御層２１０Ｃ（図７〜図９参照）または上記ライフタイム制御層２１０Ｄ（図１０および図１１参照）を導入することによって、抵抗制御構造を構成することが可能である。
あるいは、ドリフト層１１０とアノード層２４０との間に上記バッファ層１９０Ｅ（図１２〜図１４参照）または上記バッファ層１９０Ｆ（図１５および図１６参照）を追加することによって、抵抗制御構造を構成することが可能である。
あるいは、カソード層２３０に対して上記キャリア蓄積層１２０Ｇ（図１７〜図１９参照）の不純物濃度分布または上記キャリア蓄積層１２０Ｈ（図２０および図２１参照）の形状を採用しても構わない。かかる例によれば、カソード層２３０で以て抵抗制御構造を構成することが可能である。
なお、パワーダイオード１０Ｎにおいても各種要素を組み合わせて抵抗制御構造を形成してもよい。
パワーダイオード１０Ｎも既知の各種処理を利用して製造可能である。この際、例えば上記コレクタ層２００Ａ等の形成方法を採用可能である。
＜実施の形態１〜１３の変形例＞
なお、上記の各態様は相互に矛盾しない限り適宜組み合わせることができる。
１０Ａ〜１０Ｈ，１０Ｊ，１０Ｋ ＩＧＢＴ（電力用半導体装置）、１０Ｌ，１０Ｍ パワーＭＩＳＦＥＴ（電力用半導体装置）、１０Ｎ パワーダイオード（電力用半導体装置）、４１ 中央部、４２ 外周部、１００Ａ〜１００Ｈ，１００Ｊ〜１００Ｎ 半導体基板、１０３ 厚さ方向、１１０ ドリフト層（第１半導体層）、１２０Ｇ，１２０Ｈ キャリア蓄積層、１３０Ｊ ベース層（チャネル形成半導体層）、１８０ スイッチング素子、１９０Ｅ，１９０Ｆ バッファ層、２００Ａ，２００Ｂ コレクタ層（第２半導体層）、２１０Ｃ，２１０Ｄ ライフタイム制御層、２２０Ｌ，２２０Ｍ ドレイン層（第３半導体層）、２３０ カソード層（第３半導体層）、２４０ アノード層（第２半導体層）、３００Ａ〜３００Ｈ，３００Ｊ〜３００Ｍ 抵抗制御構造。

Claims (4)

  1. 半導体基板を有し前記半導体基板の厚さ方向に電流が流れる電力用半導体装置であって、
    前記半導体基板は、前記電流に対する抵抗が前記半導体基板の外周部よりも前記半導体基板の中央部において高くなるように構成された抵抗制御構造を備え、
    前記半導体基板は、
    第１導電型で構成された、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドリフト層と、
    前記厚さ方向において前記ドリフト層と対面し前記ドリフト層よりも高い不純物濃度を有し前記第１導電型で構成された、ドレイン層と、
    前記厚さ方向において前記ドリフト層から見て前記ドレイン層とは反対側に設けられ、ＭＩＳ構造を有し前記電流のオン／オフを制御する、複数のスイッチング素子と
    を備え、
    前記外周部内の前記スイッチング素子と前記中央部内の前記スイッチング素子とは同等に構成されている一方で、前記ドレイン層の不純物濃度は前記外周部よりも前記中央部において低く、
    前記抵抗制御構造は前記ドレイン層を含んで構成されていることを特徴とする電力用半導体装置。
  2. 半導体基板を有し前記半導体基板の厚さ方向に電流が流れる電力用半導体装置であって、
    前記半導体基板は、前記電流に対する抵抗が前記半導体基板の外周部よりも前記半導体基板の中央部において高くなるように構成された抵抗制御構造を備え、
    前記半導体基板は、
    第１導電型で構成された、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドリフト層と、
    前記厚さ方向において前記ドリフト層と対面し前記ドリフト層よりも高い不純物濃度を有し前記第１導電型で構成された、ドレイン層と、
    前記厚さ方向において前記ドリフト層から見て前記ドレイン層とは反対側に設けられ、ＭＩＳ構造を有し前記電流のオン／オフを制御する、複数のスイッチング素子と
    を備え、
    前記外周部内の前記スイッチング素子と前記中央部内の前記スイッチング素子とは同等に構成されている一方で、前記ドレイン層は前記外周部に存在するが前記中央部には存在しない形状を有し、
    前記抵抗制御構造は前記ドレイン層を含んで構成されていることを特徴とする電力用半導体装置。
  3. 半導体基板を有し前記半導体基板の厚さ方向に電流が流れる電力用半導体装置であって、
    前記半導体基板は、前記電流に対する抵抗が前記半導体基板の外周部よりも前記半導体基板の中央部において高くなるように構成された抵抗制御構造を備え、
    前記半導体基板は、
    第１導電型で構成された、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドリフト層と、
    前記厚さ方向において前記ドリフト層と対面し前記ドリフト層よりも高い不純物濃度を有し前記第１導電型で構成された、ドレイン層と、
    前記厚さ方向において前記ドリフト層から見て前記ドレイン層とは反対側に設けられ、ＭＩＳ構造を有し前記電流のオン／オフを制御する、複数のスイッチング素子と
    を備え、
    前記ＭＩＳ構造は、チャネルが形成される半導体層であって前記外周部よりも前記中央部において不純物濃度が高いチャネル形成半導体層を有し、
    前記ドレイン層の不純物濃度は前記外周部よりも前記中央部において低く、
    前記抵抗制御構造は、前記チャネル形成半導体層および前記ドレイン層を含んで構成されていることを特徴とする電力用半導体装置。
  4. 半導体基板を有し前記半導体基板の厚さ方向に電流が流れる電力用半導体装置であって、
    前記半導体基板は、前記電流に対する抵抗が前記半導体基板の外周部よりも前記半導体基板の中央部において高くなるように構成された抵抗制御構造を備え、
    前記半導体基板は、
    第１導電型で構成された、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドリフト層と、
    前記厚さ方向において前記ドリフト層と対面し前記ドリフト層よりも高い不純物濃度を有し前記第１導電型で構成された、ドレイン層と、
    前記厚さ方向において前記ドリフト層から見て前記ドレイン層とは反対側に設けられ、ＭＩＳ構造を有し前記電流のオン／オフを制御する、複数のスイッチング素子と
    を備え、
    前記ＭＩＳ構造は、チャネルが形成される半導体層であって前記外周部よりも前記中央部において不純物濃度が高いチャネル形成半導体層を有し、
    前記ドレイン層は前記外周部に存在するが前記中央部には存在しない形状を有し、
    前記抵抗制御構造は、前記チャネル形成半導体層および前記ドレイン層を含んで構成されていることを特徴とする電力用半導体装置。
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