KR101044308B1 - 파워 반도체장치 - Google Patents

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히로시 야마구치
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 반도체기판(1)에, 종형 파워 디바이스의 복수의 셀구조가 형성되어 있다. 복수의 셀구조 중 주표면의 중앙부CR에 위치하는 하나의 셀구조는, 복수의 셀구조 중 주표면의 외주부PR에 위치하는 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있다. 이에 따라, 우수한 파워 사이클 수명을 갖는 파워 반도체장치를 얻을 수 있다.
파워 반도체장치, 셀구조, 통전 능력, 중앙부, 외주부.

Description

파워 반도체장치{Power Semiconductor Device}
본 발명은, 파워 반도체장치에 관한 것으로, 특히, 종형 파워 디바이스를 구비한 파워 반도체장치에 관한 것이다.
종형 파워 디바이스로서는, 파워 다이오드, 파워MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor)등이 있고, 이들 디바이스(칩)단체, 혹은 복수개를 갖고, 1개의 패키지에 원하는 배선 등을 실시하여 얻어진 것이, 일반적으로 파워 반도체장치라 칭해지고 있다.
이러한 파워 반도체장치에 있어서 그 신뢰성에 대해서 생각하는 개의 지표로서, 「파워 사이클 수명」이라고 하는 것이 있다. 이 파워 사이클 수명은, 배선의 일부로서 칩의 전극에 접합된 와이어가 그 접합 계면근방에 있어서, 동작에 따르는 빈번한 온도변화를 요인으로서 박리나 파단을 생기게 하는 것에 의한 수명을 나타낸 것으로, 예를 들면 IGBT이면, 에미터 전극과 에미터 와이어가 접합된 영역의 온 도(Tj)에 의존하고, △Tj(=Tjmax.-Tjmin.)이 작을수록 길어진다. 또한, △Tj가 동일하여도, Tjmax.이 작으면 파워 사이클 수명이 길어지는 것이 알려져 있다. 그리고, 이러한 파워 사이클 수명의 향상에 대해서 고려된 파워 디바이스는, 예를 들면 일본국 공개특허공보 특개2004-363327호 등에 개시되어 있다.
예를 들면, IGBT칩의 에미터 전극에 복수의 와이어(에미터 와이어)를 접속한 파워 반도체장치에 있어서는, 에미터 와이어의 접속부에 전류가 모이므로, 에미터 와이어 접속부의 온도Tja가 그 주변영역의 온도Tjb보다도 커지고, 그 결과, Tjmax., △Tj의 값이 높게 되어서, 파워 사이클 수명이 저하한다고 하는 문제가 있었다.
본 발명은, 상기의 과제를 감안하여 이루어진 것으로서, 그 목적은, 우수한 파워 사이클 수명을 갖는 파워 반도체장치를 제공하는 것이다.
본 발명의 파워 반도체장치는, 반도체 기판과, 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고 있다. 반도체 기판은, 주표면을 갖고 있다. 복수의 셀구조 중 주표면의 중앙부에 위치하는 하나의 셀구조는, 복수의 셀구조 중 주표면의 외주부에 위치하는 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있다.
본 발명의 다른 파워 반도체장치는, 반도체 기판과, 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고 있다. 반도체 기판은 주표면을 갖고 있다. 복수의 셀구조 중 주표면에 있어서의 와이어 접합부의 바로 아래에 위치하는 하나의 셀구조는, 복수의 셀구조 중 와이어 접합부의 바로 아래 이외에 위치하는 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있다.
본 발명의 또 다른 파워 반도체장치는, 반도체 기판과, 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고 있다. 반도체 기판은 주표면을 갖고 있다. 주표면에는, 하나의 와이어 접합부 및 다른 와이어 접합부를 적어도 포함하는 복수의 와이어 접합부가 있다. 복수의 셀구조 중 하나의 와이어 접합부의 바로 아래에 위치하는 하나의 셀구조는, 복수의 셀구조 중 다른 와이어 접합부의 바로 아래에 위치하는 다른 셀구조의 통전 능력과는 다른 통전 능력을 갖도록 구성되어 있다.
본 발명에 의하면, 반도체 기판의 주표면에 있어서의 열저항분포에 따라 복수의 셀구조의 통전 능력을 변화시킴으로써 반도체 기판의 주표면에 있어서의 온도분포를 균일화할 수 있고, 그에 따라, 뛰어난 파워 사이클 수명을 갖는 파워 반도체장치를 실현할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명의 실시예에 대해서 도면에 의거하여 설명한다.
(실시예1)
도 1 및 도 2를 참조하여, 이 모듈(100)은 파워 모듈이며, 파워 디바이스(20)와, 환류 다이오드(30)와, 저항소자(40)를 주로 갖고 있다.
파워 디바이스(20)는, 예를 들면 IGBT이다. 이 IGBT(20)와 환류 다이오드(30)는, 서로 역병렬로 접속되도록 동일한 절연 기판(50a) 위에 배치되어 있다. 구체적으로는, IGBT(20)의 콜렉터 전극과 다이오드(30)의 캐소드 전극과의 쌍방이, 절연 기판(50a)상의 도전 패턴(51)에 전기적으로 접속하도록 배치되어 있다. 그리고, IGBT(20)의 에미터 전극과 다이오드(30)의 애노드 전극이, 와이어(소위 본딩 와이어)(21)에 의해 전기적으로 접속되어 있다. 이 다이오드(30)의 애노드 전극은, 와이어(21)에 의해, 절연 기판(50a)상의 도전 패턴(52)에 전기적으로 접속되어 있다.
IGBT(20)의 게이트에는 저항소자(40)가 와이어(21)에 의해 전기적으로 접속되어 있다. 이 저항소자(40)는, 절연 기판(50b)상의 도전 패턴(53)에 전기적으로 접속되어 있다.
도전 패턴(51) 일부가 외부 콜렉터 주전극 단자 추출영역(51a)이 되고, 이 영역(51a)에서 주단자(51b)와 도전 패턴(51)이 전기적으로 접속된다. 도전 패턴(52)의 일부가 외부 에미터 주전극 단자 추출 영역(52a)이 되고, 이 영역(52a)에서 주단자(52b)와 도전 패턴(52)이 전기적으로 접속된다. 도전 패턴(53)의 일부가 제어 전극단자 추출 영역(53a)이 되고, 이 영역(53a)에서 제어 단자(53b)와 도전 패턴(53)이 전기적으로 접속된다.
상기의 IGBT(20), 환류 다이오드(30), 저항소자(40), 절연 기판(50a, 50b)은, 베이스 판(60) 위에 배치되어 있다.
다음에, 상기의 파워 모듈에 사용되는 칩이며, 파워 디바이스(20)가 형성된 칩의 구성에 관하여 설명한다.
도 3 및 도 4를 참조하여, 이 칩(20)은, 파워 디바이스로서 예를 들면 IGBT가 형성된 칩(IGBT칩)이다. 이 IGBT칩(20)은, 셀 영역과, 가드 링 영역을 갖고 있다.
셀 영역에 있어서는, 칩(20)의 주표면에 행렬 모양으로 배치된 복수의 IGBT유닛 셀이 형성되어 있다. 셀 영역내에는, 복수개의 에미터 패드(11)와, 예를 들면 1개의 게이트 패드(17)가 배치되어 있다. 복수개의 에미터 패드(11) 각각은, 복수개의 IGBT유닛 셀의 에미터 영역에 전기적으로 접속되어 있다. 게이트 패드(17)는, 복수개의 IGBT유닛 셀의 각각의 게이트 전극층(9)에 게이트 도전층(16)을 거쳐서 전기적으로 접속되어 있다.
이러한 복수개의 에미터 패드(11) 및 게이트 패드(17) 위에는, 패시베이션 막(도시 생략)이 형성되어 있다. 이 패시베이션 막에는, 복수개의 에미터 패드(11) 및 게이트 패드(17)의 각각의 표면을 노출하기 위한 개구부(13a, 13b)가 형성되어 있다. 이 패시베이션 막으로부터 노출한 복수개의 에미터 패드(11) 및 게이트 패드(17)의 각각의 표면은, 와이어(21)가 접속되는 부분이다.
또한, 가드 링 영역은 셀 영역의 외주를 둘러싸도록 배치되어 있다. 이 가드 링 영역에는, 셀 영역의 외주를 둘러싸도록 반도체 기판의 주표면에 복수개의 가드 링(18)이 형성되어 있다.
다음에, 상기의 파워 디바이스(20)의 유닛 셀의 구성에 관하여 설명한다. 도 5 및 도 6을 참조하여, 셀 영역에 있어서는, 예를 들면 실리콘으로 이루어진 반도체 기판(1)에, 종형 파워 디바이스의 복수의 유닛 셀이 형성되어 있다. 이 종형 파워 디바이스는, 예를 들면 종형 IGBT다.
복수의 IGBT유닛 셀의 각각은, p+콜렉터 영역(2)과, n+에피택셜 영역(3)과, n_에피택셜 영역(4)과, p형 베이스 영역(5)과, n+에미터 영역(6)과, p+영역(7)과, 게이트 절연막(8)과, 게이트 전극층(9)과, 에미터 전극(에미터 패드)(11)과, 콜렉터 전극(12)을 주로 갖고 있다.
p+콜렉터 영역(2) 위에, n+에피택셜영역(3)을 거쳐서 n-에피택셜영역(4)이 형성되어 있다. 이 n-에피택셜영역(4)은, 반도체 기판(1)의 주표면의 일부에 위치하고 있다. 또한, p+콜렉터 영역(2)은 반도체 기판(1)의 이면에 위치하고 있다.
p형 베이스 영역(5)은, n-에피택셜영역(4)과 pn접합을 구성하도록, 반도체 기판(1)의 주표면에 형성되어 있다. n+에미터 영역(6)은, p형 베이스 영역(5)과 pn접합을 구성하도록, 또한 주표면에 있어서 n-에피택셜영역(4)과의 사이에서 p형 베이스 영역(5)을 끼우도록 반도체 기판(1)의 주표면에 형성되어 있다. p+영역(7)은 p형 베이스 영역(5)보다도 높은 p형 불순물 농도를 갖고, 또한 p형 베이스 영역(5)내의 반도체 기판(1)의 주표면에 형성되어 있다.
게이트 전극층(9)은, 반도체 기판(1)의 주표면에 있어서 n_에피택셜영역(4)과 n+에미터 영역(6)과의 사이에 끼워지는 p형 베이스 영역(5) 위에 게이트 절연막(8)을 거쳐서 형성되어 있다. 이 게이트 전극층(9)은, 반도체 기판(1)의 주표면에 있어서 p형 베이스 영역(5)간에 끼워지는 n-에피택셜영역(4) 위에도 게이트 절연막(8)을 통해서 위치하고 있다.
상기의 n-에피택셜영역(4)과, p형 베이스 영역(5)과, n+에미터 영역(6)과, 게이트 절연막(8)과, 게이트 전극층(9)에 의하여 절연 게이트형 전계효과 트랜지스터부가 구성되어 있다.
게이트 전극층(9)을 덮도록 반도체 기판(1)의 주표면상에는, 예를 들면, PSG(Phospho-Silicate Glass)로 이루어진 절연막(10)이 형성되어 있다. 이 절연막(10)에는, n+에미터 영역(6)과 p+영역(7)과의 각 표면을 노출하는 콘택트홀(10a)이 형성되어 있다. 이 콘택트홀(10a)을 거쳐서 n+에미터 영역(6) 및 p+영역(7)과 전기적으로 접속하도록 절연막(10) 위에 에미터 패드(11)가 형성되어 있다.
또한, 절연막(10)에는, 게이트 전극층(9)의 표면을 노출하는 콘택트홀(10b)이 형성되어 있다. 이 콘택트홀(10b)을 거쳐서 게이트 전극층(9)과 전기적으로 접 속하도록 절연막(10) 위에 게이트 도전층(16)이 형성되어 있다.
또한, 반도체 기판(1)의 이면 위에는, 콜렉터 영역(2)과 전기적으로 접속하도록 콜렉터 전극(12)이 형성되어 있다.
본 실시예에 있어서는, 셀 영역의 중앙부에 위치하는 셀구조는, 셀 영역의 외주부에 위치하는 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있다. 이하, 그것을 설명한다.
도 7을 참조하여, IGBT칩(20)은, 셀 영역과, 가드 링 영역을 갖고 있다. 셀 영역에 있어서는, 칩(20)의 주표면에 행렬 모양으로 배치된 복수의 IGBT유닛 셀이 형성되어 있다. 셀 영역내에는, 복수개의 에미터 패드(11)와, 예를 들면 1개의 게이트 패드(17)가 배치되어 있다. 복수개의 에미터 패드(11)의 각각은, 복수개의 IGBT유닛 셀의 에미터 영역에 전기적으로 접속되어 있다. 또한, 게이트 패드(17)는, 복수개의 IGBT유닛 셀의 각각의 게이트 전극층(9)에 게이트 도전층(16)을 거쳐서 전기적으로 접속되어 있다.
상기의 셀 영역은, 반도체 기판의 주표면에 있어서, 중앙부CR와, 그 중앙부CR의 외주를 둘러싸는 외주부PR을 갖고 있다. 중앙부CR와 외주부PR와의 각각에 상기의 에미터 패드(11)가 형성되어 있다. 또한, 상기의 게이트 패드(17)는 중앙부CR 및 외주부PR 중 어디에 형성되어 있어도 된다. 이 IGBT칩(20)에 있어서는 게이트 패드(17)는 외주부PR에 형성되어 있고, 이 점에 있어서 도 3의 IGBT칩(20)과는 다르다.
도 3과 같이 게이트 패드(17)가 중앙부에 배치되어 있으면 게이트 패드(17) 로부터 각 게이트 전극층(9)에의 거리의 불균일을 저감할 수 있어 각 게이트 전극층(9)에 있어서의 전압강하를 억제할 수 있다. 또 도 7과 같이 게이트 패드(17)가 외주부PR에 배치되어 있으면, 각 에미터 패드(11)에 접속되는 본딩 와이어가 조밀하게 배치된 경우에도 어셈블리가 비교적 용이해진다. 이들의 각 장점을 비교 고려한 후에, 도 3 및 도 7의 IGBT칩(20)의 어느 하나가 사용되어도 좋다.
여기에서, 도 7에 나타나 있는 바와 같이, 반도체 기판(1)의 주표면에 있어서의 셀 영역의 도면 중 가로방향의 치수를 Sl이라고 하고, 중앙부CR의 도면 중 가로방향의 치수를 Sla라고 하고, 외주부PR의 도면 중 가로방향의 치수를 Slb라고 한다. 즉, Sl=Sla+2×Slb의 관계가 성립한다. 또 반도체 기판(1)의 주표면에 있어서의 셀 영역의 도면 중 세로방향의 치수를 S2라고 하고 중앙부CR의 도면 중 세로방향의 치수를 S2a라고 하고, 외주부PR의 도면 중 세로방향의 치수를 S2b라고 한다. 즉, S2=S2a+2×S2b의 관계가 성립한다.
이 경우, 중앙부CR의 도면 중 가로방향의 치수Sla는, 예를 들면, Sl ×4/5이며, 외주부PR의 도면 중 가로방향의 치수Slb은 예를 들면 Sl×l/10이다. 또 중앙부CR의 도면 중 세로방향의 치수S2a는, 예를 들면 S2×4/5이며, 외주부PR의 도면 중 세로방향의 치수S2b은, 예를 들면 S2×1/10이다.
또한, 유닛 셀의 통전 능력은 콜렉터 전류Ic로 평가된다. 여기에서, 콜렉터 전류Ic는, Ic∝W(VGE-VTH)2/L로 나타낸다. 또한, 상기 식에 있어서, W는 채널 폭, L은 채널길이, VTH는 게이트 한계치전압, ⅤGE는 게이트·에미터간 전압이다.
본 실시예에 있어서는, 중앙부CR의 셀구조의 통전 능력(콜렉터 전류Ic)을 외주부의 셀구조의 통전 능력(콜렉터 전류Ic)에 대하여 15％이상 낮게 하는 것이 바람직하다.
또한, 본 실시예에서는, 중앙부CR와 외주부PR와의 각각의 셀구조의 통전 능력을 바꾸기 위해서, 이하의 (1)∼(4)의 구성 중 어느 하나, 또는 동일 구성의 임의의 조합이 채용되고 있다.
(1) 중앙부CR의 셀구조는, 외주부PR의 셀구조의 한계치전압VTH보다도 큰 한계치전압VTH를 갖도록 구성되어 있다. 구체적으로는, 도 6을 참조하여, p형 베이스 영역(5)의 채널이 형성되는 영역의 p형 불순물 농도(소위 채널 도프 농도)가, 외주부PR의 셀구조보다도 중앙부CR의 셀구조에서 높아지고 있다.
(2) 중앙부CR의 셀구조는, 외주부PR의 셀구조의 채널 폭W보다도 작은 채널 폭W를 갖도록 구성되어 있다. 도 5를 참조하여, 이 채널 폭W는, 반도체 기판(1)의 주표면에 있어서의 n+에미터 영역(6)의 채널 폭 방향의 치수다. 즉, 도 5를 참조하여, 이 n+에미터 영역(6)의 채널 폭 방향의 치수W가, 외주부PR의 셀구조보다도 중앙부CR의 셀구조에서 작아지고 있다.
(3) 도 6을 참조하여, 중앙부CR의 셀구조는, 외주부PR의 셀구조의 채널길이L보다도 큰 채널길이L을 갖도록 구성되어 있다. 채널길이L은, p형 베이스 영역(5) 및 n+에미터 영역(6)의 한쪽 혹은 양쪽의 확산 깊이를 변화시킴으로써 변경할 수 있 다.
즉, 중앙부CR와 외주부PR와의 각 셀구조에 있어서, n+에미터 영역(6)의 확산 깊이가 같은 경우에는, p형 베이스 영역(5)의 확산 깊이를, 외주부PR의 셀구조보다도 중앙부CR의 셀구조에서 크게 함으로써, 중앙부CR의 셀구조의 채널길이L을 외주부PR의 셀구조의 채널길이L보다도 크게 할 수 있다.
또한, 중앙부CR와 외주부PR와의 각 셀구조에 있어서, p형 베이스 영역(5)의 확산 깊이가 같은 경우에는, n+에미터 영역(6)의 확산 깊이를, 외주부PR의 셀구조보다도 중앙부CR의 셀구조에서 작아지게 함으로써, 중앙부CR의 셀구조의 채널길이L을 외주부PR의 셀구조의 채널길이L보다도 크게 할 수 있다.
(4) 중앙부CR의 셀구조의 n+에미터 영역(6)은, 외주부PR의 셀구조의 n+에미터 영역(6)의 확산 저항보다도 큰 확산 저항을 갖도록 구성되어 있다. n+에미터 영역(6)의 확산 저항은, n+에미터 영역(6)의 n형 불순물 농도를 변화시킴으로써 변경할 수 있다. 구체적으로는, n+에미터 영역(6)의 n형 불순물 농도는, 외주부PR의 셀구조보다도 중앙부CR의 셀구조에서 낮아져 있다.
이때, 본 실시예에 있어서는, 중앙부CR내의 유닛 셀의 배치의 피치와 외주부PR내의 유닛 셀의 배치의 피치가 동일한 것이 바람직하다.
다음에, 본 실시예의 파워 반도체장치의 작용 효과에 관하여 설명한다.
외주부PR의 부근에는 능동영역이 아닌 가드 링 영역이 있으므로, 외주부PR의 셀구조는 열방산이 좋고, 열저항이 작다. 이에 대하여, 중앙부CR에서는 셀구조의 주위에 능동영역인 다른 셀구조가 배치되어 있기 때문에, 이것들의 셀구조 사이에서 서로 열간섭이 생긴다.
이 때문에, 예를 들면 셀 영역에 있어서의 모든 셀구조가 거의 같은 통전 능력을 갖고 있는 경우, 파워 디바이스에 전류를 흘리면, 셀 영역의 중앙부CR에서는 외주부PR보다도 온도가 높아진다. 그 결과, 중앙부CR에 있어서의 에미터 패드와 에미터 와이어가 접합된 영역의 온도(Tj)가 높게 되므로, △Tj가 커지고, 파워 사이클 수명을 개선하는 것이 곤란했다.
한편, 본 실시예에 의하면, 중앙부CR의 셀구조가 외주부PR의 셀구조의 통전 능력보다도 낮은 통전 능력을 갖고 있다. 이 때문에, 중앙부CR의 셀구조에 있어서의 발열량을 외주부의 셀구조에 있어서의 발열량보다도 작게 할 수 있다. 이에 따라 중앙부CR와 외주부PR의 접합 온도Tj가 균일화되어, 칩내에 있어서의 최대 접합 온도Tjmax.를 낮게 할 수 있다. 따라서, △Tj를 작게 할 수 있고, 파워 사이클 수명을 개선할 수 있다.
또한, 본 발명자는, 모든 셀구조가 거의 같은 통전 능력을 갖는 IGBT칩에 통전했을 때의 셀 영역의 온도분포를 조사했다. 그것에 대해서 이하에 설명한다.
우선, 셀 영역의 온도분포 측정시에는, 도 8a에 나타나 있는 바와 같이, IGBT칩의 셀 영역의 복수 개소에 에미터 와이어(21)를 접속해서 IGBT칩에 통전을 했다. 이때, 도 8a에 나타낸 IGBT칩은 셀 영역의 외주에 가드 링 영역을 갖고 있지만, 그 가드 링 영역의 도면에 나타낸 것은 생략하고 있다. IGBT칩에 통전했을 때의 셀 영역의 가상 선A∼D에 따른 부분의 온도분포의 결과를 도 8b에 나타낸다.
도 8b를 참조하여, 가상 선A∼D에 따른 부분의 온도분포의 각각은, 셀 영역의 중앙에서 높고, 그 주변에서 낮아져 있는 것을 안다. 또한, 셀 영역의 중앙을 지나가는 가상 선A에 따른 온도분포에서 온도가 가장 높게 되어 있는 것을 안다. 또한, 가장 온도가 높게 되는 가상 선A에 따른 온도분포는, 셀 영역의 4/5의 영역내에서, 가상 선A∼D의 각 온도분포에서의 평균 온도보다도 높은 온도로 되어 있는 것을 안다.
거기에서, 이 평균 온도를 기준으로 셀 영역내의 온도분포를 균일화하는 것을 생각할 경우에는, 도 7에 나타나 있는 바와 같이 셀 영역의 외측 가장자리로부터 셀 영역의 치수의 1/10의 영역을 외주부PR로 하고, 또 나머지의 4/5의 영역을 중앙부CR로 하여, 중앙부CR의 셀구조의 통전 능력을 하강시킴과 동시에, 외주부PR의 셀구조의 통전 능력을 상승시키는 것이 바람직하다. 이에 따라, 중앙부CR에서의 온도를 하강시켜서 평균 온도에 가깝게 할 수 있고, 또한 외주부PR의 온도를 상승시켜서 평균 온도에 가깝게 할 수 있고, 셀 영역내의 온도를 균일화 할 수 있다.
또한, 본 실시예에 있어서는, 중앙부CR내의 유닛 셀의 배치 피치와 외주부PR내의 유닛 셀의 배치 피치는 같은(요컨대, p형 베이스 영역(5)의 배치 피치가 같은) 것이 바람직하다. 이하, 그것을 설명한다.
도 9a는 중앙부CR와 외주부PR의 유닛 셀의 배치 피치가 같은 경우의 구성을 나타낸 개략적인 단면도이며, 도 9b는 중앙부CR와 외주부PR의 유닛 셀의 배치 피치가 다른 경우의 구성을 나타낸 개략적인 단면도다. 도 9b에 나타나 있는 바와 같이, 외주부PR에 대하여 중앙부CR의 유닛 셀의 배치 피치가 클 경우에는, 중앙부CR에 있어서 p형 베이스 영역(5)끼리의 간격SP2이 넓어진다. IGBT가 내압을 유지할 때는, p형 베이스 영역(5)과 n-에피택셜영역(4)과의 pn접합부로부터 공핍층(19)이 연장된다. 상기 간격SP2가 넓어지면, 간격SP2의 양측으로부터 연장되는 1쌍의 공핍층(19)끼리가 연결되기 어려워진다. 이 때문에, IGBT가 내압을 충분하게 유지할 수 없게 되어, 내압이 저하할 가능성이 있다.
한편, 도 9a에 나타나 있는 바와 같이, 중앙부CR와 외주부PR와의 유닛 셀의 배치 피치가 같은 경우에는, 중앙부CR에 있어서의 p형 베이스 영역(5)끼리의 간격SPl은 외주부PR에 있어서의 간격SPl와 같다. 즉, 중앙부CR와 외주부PR에 있어서, p형 베이스 영역(5)의 배치 피치가 동일하다. 이 때문에, IGBT가 내압을 유지할 때에, 중앙부CR에 있어서도 간격SPl의 양측으로부터 연장되는 1쌍의 공핍층(19)끼리가 연결되기 쉽다. 이 때문에, IGBT가 내압을 충분하게 유지할 수 있다.
(실시예2)
본 실시예에서는, 실시예1의 구성과 비교하여, 통전 능력을 다르게 하는 대상에 있어서 차이가 있다. 즉, 도 10을 참조하여, 본 실시예에서는, 에미터 와이어(21)의 접합부의 바로 아래에 위치하는 셀구조가, 에미터 와이어(21)의 접합부의 바로 아래 이외에 위치하는 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도 록 구성되어 있다.
여기에서, 에미터 와이어(21)의 접합부란, 에미터 패드(11)가 패시베이션 막(13)으로부터 노출하고 있는 영역RE의 전체를 의미한다. 따라서, 본 실시예에서는, 에미터 패드(11)의 노출 영역RE의 바로 아래(직하)에 위치하는 셀구조가, 에미터 패드(11)의 노출 영역RE의 바로 아래(직하) 이외에 위치하는 셀구조의 통전 능력보다도 낮은 통전 능력을 갖고 있다.
또한, 본 실시예에서 통전 능력을 변하게 하는 방책은, 실시예1에서 설명한 (1)∼(4)의 구성 중 어느 하나, 또는 동일 구성의 임의의 조합이 채용되어 있다.
또한, 본 실시예에서도, 중앙부CR내의 셀구조의 배치 피치와 외주부PR내의 셀구조의 배치 피치는 동일한 것이 바람직하다.
또한, 본 실시예의 이외의 구성에 관해서는 전술한 실시예1의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착하여, 그 설명을 반복하지 않는다.
다음에, 본 실시예의 파워 반도체장치의 작용 효과에 관하여 설명한다.
IGBT 칩의 에미터 패드(11)와 에미터 와이어(21)와의 접합부에는 전류가 집중한다. 이에 따라, 에미터 와이어(21)의 접합부에서는 온도가 다른 영역보다도 높게 된다. 또 IGBT의 유닛 셀의 온도가 높게 되면, 그 유닛 셀의 한계치전압 등이 저하해서 통전 능력이 올라감으로써, 에미터 와이어(21)의 접합부의 온도는 한층 더 높게 된다. 이에 따라 △Tj가 커지고, 파워 사이클 수명을 저하시키는 경우가 있었다.
한편, 본 실시예에 의하면, 에미터 와이어(21)의 접합부의 바로 아래에 위치하는 셀구조가, 에미터 와이어(21)의 접합부의 바로 아래 이외에 위치하는 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있다. 이 때문에, 에미터 패드(11)와 에미터 와이어(21)의 접합부에 있어서의 발열량을 적게 할 수 있다. 이에 따라 △Tj를 작게 할 수 있고, 파워 사이클 수명을 개선할 수 있다.
(실시예3)
본 실시예에서는, 실시예1의 구성과 비교하여, 통전 능력을 다르게 하는 대상에 있어서 차이가 있다. 즉, 도 11을 참조하여, 본 실시예에서는, 하나의 에미터 와이어(21)의 접합부의 바로 아래에 위치하는 셀구조가, 다른 에미터 와이어(21)의 접합부의 바로 아래에 위치하는 셀구조의 통전 능력과는 다른 통전 능력을 갖도록 구성되어 있다.
여기에서, 에미터 와이어(21)의 접합부란, 실시예2와 같이, 에미터 패드(11)가 패시베이션 막(13)으로부터 노출하고 있는 영역REl의 전체, 영역RE2의 전체를 의미한다. 따라서, 본 실시예에 있어서는, 에미터 패드(11)의 노출 영역REl의 바로 아래(직하)에 위치하는 셀구조가, 에미터 패드(11)의 노출 영역RE2의 바로 아래(직하)에 위치하는 셀구조의 통전 능력과는 다른 통전 능력을 갖고 있다. 구체적으로는, 배선길이가 긴 에미터 와이어(21a)가 접속되는 에미터 패드(11)의 노출 영역REl의 바로 아래(직하)에 위치하는 셀구조가, 배선길이가 짧은 에미터 와이어(21b)가 접속되는 에미터 패드(11)의 노출 영역RE2의 바로 아래(직하)에 위치하는 셀구조의 통전 능력보다도 낮은 통전 능력을 갖고 있다.
또한, 본 실시예에서 통전 능력을 변하게 하는 방책은, 실시예1에서 설명한 (1)∼(4)의 구성 중 어느 하나 또는 동일 구성의 임의의 조합이 채용되어 있다.
또한, 본 실시예에 있어서도, 중앙부CR내의 유닛 셀의 배치 피치와 외주부PR내의 유닛 셀의 배치 피치는 동일한 것이 바람직하다.
또한, 배선길이가 긴 에미터 와이어(21a)와 배선길이가 짧은 에미터 와이어(21b)를 갖는 반도체장치의 구성의 일례를 도 15에 나타낸다. 도 15를 참조하여, IGBT(20)의 에미터 전극과 다이오드(30)의 애노드 전극이, 서로 길이가 다른 와이어(소위, 본딩 와이어)(21a, 21b)에 의해 전기적으로 접속되어 있다. 또한, 파워 디바이스(20), 환류 다이오드(30) 및 저항소자(40)의 주위를 둘러싸도록 케이스(61)가 부착되어 있다.
또한, 본 실시예의 이외의 구성에 관해서는 전술한 실시예1의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착하고, 그 설명을 반복하지 않는다.
다음에, 본 실시예의 파워 반도체장치의 작용 효과에 관하여 설명한다.
IGBT 칩에 복수의 에미터 와이어(21)를 접속하고, 에미터 와이어(21)의 각각의 배선길이가 다른 경우에, 배선길이가 긴 에미터 와이어(21)에 큰 전류가 흐르면, 에미터 와이어(21) 자신이 발열한다. 이 에미터 와이어(21)의 발열이, 에미터 패드(11)와 에미터 와이어(21)의 접합부의 온도Tj에 영향을 주고, 이에 따라 △Tj가 커지고, 파워 사이클 수명을 저하시키는 것이 있었다.
한편, 본 실시예에 의하면, 하나의 에미터 와이어(21)의 접합부의 바로 아래 에 위치하는 셀구조가, 다른 에미터 와이어(21)의 접합부의 바로 아래에 위치하는 셀구조의 통전 능력과는 다른 통전 능력을 갖도록 구성되어 있다. 이에 따라 배선길이가 긴 에미터 와이어(21)의 접속부의 바로 아래에 위치하는 셀구조의 통전 능력을, 배선길이가 짧은 에미터 와이어(21)의 접속부의 바로 아래에 위치하는 셀구조의 통전 능력보다도 낮게 할 수 있다. 이 때문에, 배선길이가 긴 에미터 와이어(21)의 접속에 있어서의 발열량을 적게 할 수 있다. 따라서, △Tj를 작게 할 수 있고, 파워 사이클 수명을 개선할 수 있다.
또한, 상기의 실시예1∼3은 적당하게 조합할 수 있어도 좋다.
이때, 상기의 실시예1∼3에 있어서는, 종형의 파워 디바이스로서 평면(플래너)게이트형의 IGBT에 관하여 설명했지만, 본 발명은, 이것에 한정되지 않고, 도 12에 나타낸 트렌치 게이트형의 IGBT, 도 13에 나타나 있는 바와 같은 평면 게이트형의 파워MISFET(Metal Insulator Semiconductor Field Effect Transistor), 도 14에 나타나 있는 바와 같은 트렌치 게이트형의 파워MISFET, 다이오드 등에 적용될 수 있다.
도 12에 도시된 트렌치 게이트형의 IGBT의 구성은, 도 6에 도시된 평면 게이트형의 IGBT와 비교하여, 게이트 전극층(9)이 반도체 기판(1)의 주표면에 형성된 홈(1a)내를 게이트 절연막(8)을 거쳐서 매립하고 있는 점에 있어서 다르다. 또한, 게이트 전극층(9)의 측벽을 따라 n-에피택셜영역(4), p형 베이스 영역(5) 및 n+에미터 영역(6)이 순차적으로 적층되어 있다. 또한, p형 베이스 영역(5)과 접속하도록, 반도체 기판(1)의 주표면에 있어서 n+에미터 영역(6)의 사이에 p+영역(7)이 형성되어 있다.
이때, 이외의 도 12의 구성은, 도 6에 나타낸 구성과 거의 동일하기 때문에 동일한 요소에 관해서는 동일한 부호를 부착하고, 그 설명을 반복하지 않는다.
또한, 도 13에 도시된 평면 게이트형의 파워MISFET의 구성은, 도 6에 도시된 평면 게이트형의 IGBT와 비교하여, p+콜렉터 영역(2)이 생략되고 n+에피택셜영역(3)이 드레인 전극(12)에 접속되어 있는 점에 있어서 다르다. 이 파워MISFET는, 게이트 절연막(8)이 실리콘 산화막으로 이루어진 파워MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이어도 된다.
이때, 이외의 도 13의 구성은, 도 6에 나타낸 구성과 거의 동일하기 때문에 동일한 요소에 관해서는 동일한 부호를 부착하고, 그 설명을 반복하지 않는다.
또한, 도 14에 도시된 트렌치 게이트형의 파워MISFET의 구성은, 도 12에 도시된 평면 게이트형의 IGBT와 비교하여, p+콜렉터 영역(2)이 생략되고 n+에피택셜영역(3)이 드레인 전극(12)에 접속되어 있는 점에 있어서 다르다. 이 파워MISFET도, 게이트 절연막(8)이 실리콘 산화막으로 이루어진 파워MOSFET이어도 된다.
또한, 이외의 도 14의 구성은, 도 12에 나타낸 구성과 거의 동일하기 때문에 동일한 요소에 관해서는 동일한 부호를 부착하고, 그 설명을 반복하지 않는다.
전술한 실시예1∼3의 구성을 적용할 수 있는 메모리 셀(IGBT 혹은 파워MOSFET)의 구체적인 구성으로서는, 예를 들면 이하의 4개의 구성이 생각될 수 있 다.
1개째의 구성은 도 16∼도 18에 나타낸 구성이며, 2개째의 구성은 도 19∼도 21에 나타낸 구성이며, 3개째의 구성은 도 22 및 도 23에 나타낸 구성이며, 4개째의 구성은 도 24 및 도 25에 나타낸 구성이다.
1개째의 구성에 관해서, 도 16은 평면 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 17 및 도 18의 각각은, 도 16의 ⅩⅤII-ⅩⅤII선 및 ⅩⅤIII-ⅩⅤIII선에 따른 개략적인 단면도다.
도 16∼도 18을 참조하여, 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역내의 주표면에, 평면에서 보아 사닥다리 모양으로 연장되도록 n+에미터 영역(6)이 형성되어 있다. 평면에서 보아서 n+에미터 영역(6)의 사닥다리가 연장되는 방향과 같은 방향으로 사닥다리의 중앙부를 연속적으로 연장되도록 p+영역(7)이 형성되어 있다. 이 p+영역(7)은 반도체 기판(1)의 주표면에 대하여 n+에미터 영역(6)보다도 깊게 형성되어 있다.
n_에피택셜영역(4)과 n+에미터 영역(6)과의 사이에 위치하는 p형 베이스 영역(5)과 게이트 절연막(8)을 거쳐서 대향하도록 반도체 기판(1)의 주표면 위에 게이트 전극층(9)이 형성되어 있다. 이 게이트 전극층(9)은, 서로 인접한 p형 베이스 영역(5)의 사이의 끼워지는 n_에피택셜영역(4)상에도 게이트 절연막(8)을 통해서 대 향하도록 형성되어 있다.
n+에미터 영역(6)의 사닥다리의 격(rung)부분과 p+영역(7)과의 각각의 표면에 도달하도록, 콘택트홀(10a)이 절연막(10)에 설치된다. 이에 따라 에미터 패드(11)는 콘택트홀(10a)을 거쳐서 n+에미터 영역(6) 및 p+영역(7)의 각각에 전기적으로 접속되어 있다.
또한, 콘택트홀(10a)은, 설명의 편의상, 도 16에 있어서는 일부 생략되어 있다. 이 1개째의 구성은, 도 5 및 도 6에 나타낸 IGBT의 에미터측의 구성과 동일한 구성이다.
2개째의 구성에 관해서, 도 19는 평면 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 20 및 도 21은 도 19의 ⅩⅩ-ⅩⅩ선 및 ⅩⅩI-ⅩⅩI선에 따른 개략적인 단면도다.
도 19∼도 21을 참조하여, 이 2개째의 구성은, p+영역(7)이, 사닥다리 모양으로 형성된 n+에미터 영역(6)의 2개의 프레임(frame)과 2개의 격에 둘러싸여지는 반도체 기판(1)의 주표면에 섬모양으로 형성되어 있는 점과, n+에미터 영역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 1개째의 구성과 다르다.
또한, 이외의 구성에 관해서는 전술한 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다.
또한, 콘택트홀(10a)은, 설명의 편의상, 도 19에 있어서는 일부 생략되어 있다.
3개째의 구성에 관해서, 도 22는 평면 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 23은 도 22의 ⅩⅩIII-ⅩⅩIII선에 따른 개략적인 단면도다. 또한, 도 22의 ⅩⅩ-ⅩⅩ선에 따른 단면의 구성에는 도 20의 구성이 대응한다.
도 20, 도 22 및 도 23을 참조하여, 이 3개째의 구성은, n+에미터 영역(6)과 p+영역(7)이, 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역내의 주표면에 있어서 서로 교대로 형성되어 있는 점과, n+에미터 영역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 1개째의 구성과 다르다.
또한, 이외의 구성에 관해서는 전술한 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다.
또한, 콘택트홀(1Oa)은, 설명의 편의상, 도 22에 있어서는 일부 생략되어 있다.
4개째의 구성에 관해서, 도 24는 평면 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 25는 도 24의 ⅩⅩⅤ-ⅩⅩⅤ선에 따른 개략적인 단면도다. 도 24 및 도 25를 참조하여, 이 4개째의 구성은, n+에미터 영역(6)과 p+영역(7)이 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역내의 주표 면에 있어서 서로 병렬로 연장되어서 연장하고 있는 점과, n+에미터 영역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 1개째의 구성과 다르다.
또한, 이외의 구성에 관해서는 전술한 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다.
또한, 콘택트홀(10a)은, 설명의 편의상, 도 22에 있어서는 일부 생략되어 있다.
이들의 각 구성의 도 16, 도 19, 도 22 및 도 24에 나타낸 치수W0는 채널 폭을 나타내고, 치수L0는 채널길이를 보이고 있다. 또한, 치수P0는 n+에미터 영역(6)과 에미터 패드(11)의 콘택 피치를 나타내고 있고, 치수EC0는 n+에미터 영역(6)과 콘택트홀(10a)의 접속 길이를 보이고 있다.
상기 1개째의 구성(도 16∼도 18에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널 폭W0, 채널길이L0, n+에미터 영역(6)의 농도, 및 콘택 피치P0의 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 도 16에 나타낸 채널 폭W0보다도 짧은 채널 폭W1로 한 구성을 도 26에 나타낸다. 또한, 도 16에 나타낸 채널길이L0보다도 긴 채널길이L1로 한 구성을 도 27에 나 타낸다.
또한, 상기 1개째의 구성에서, 칩(셀 영역)중앙부의 채널 폭W1을 칩(셀 영역)주변부의 채널 폭W0보다도 작게 한 평면구성을 도 28에 나타낸다. 이에 따라 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 또한, 도 28에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부에서 채널길이L0과 콘택 피치P0과 접속 길이EC0의 각각은 같은 크기로 되어 있다.
또한, 상기 1개째의 구성에서, 칩(셀 영역)중앙부의 채널길이L1을 칩(셀 영역)주변부의 채널길이L0보다도 크게 한 평면구성을 도 29에 나타낸다. 이것에 의해서도, 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 이때, 도 29에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부로 채널 폭W0과 콘택 피치P0과 접속 길이EC0과의 각각은 같은 크기로 되어 있다.
상기 2개째의 구성(도 19∼도 21에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널길이L0, n+에미터 영역(6)의 농도, 및 콘택 피치P0의 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 도 19에 나타낸 채널길이L0보다도 긴 채널길이L1로 한 구성을 도 30에 나타낸다. 또한, 도 19에 나타낸 콘택 피치P0보다도 큰 콘택 피치P1로 한 구성을 도 31에 나타낸다.
또한, 상기 2개째의 구성에서, 칩(셀 영역)중앙부의 채널길이L1을 칩(셀 영 역)주변부의 채널길이L0보다도 크게 한 평면구성을 도 32에 나타낸다. 이에 따라 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 이때, 도 32에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부에서, 콘택 피치P0과 접속 길이EC0과의 각각은 같은 크기로 되어 있다.
또한, 상기 2개째의 구성에서, 칩(셀 영역)중앙부의 콘택 피치P1을 칩(셀 영역)주변부의 콘택 피치P0보다도 크게 한 평면구성을 도 33에 나타낸다. 이것에 의해서도, 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 또한, 도 33에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부로 채널길이L0와 접속 길이EC0과의 각각은 같은 크기로 되어 있다.
상기 3개째의 구성(도 22, 도 23, 도 20에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널 폭W0, 채널길이L0, n+에미터 영역(6)의 농도, 및 콘택 피치P0의 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 도 22에 나타낸 채널 폭W0보다도 짧은 채널 폭W1로 한 구성을 도 34에 나타낸다. 또한, 도 22에 나타낸 채널길이L0보다도 긴 채널길이L1로 한 구성을 도 35에 나타낸다. 또한, 도 22에 나타낸 콘택 피치P0보다도 큰 콘택 피치P1로 한 구성을 도 36에 나타낸다.
또한, 상기 3개째의 구성에서, 칩(셀 영역)중앙부의 채널 폭W1을 칩(셀 영역)주변부의 채널 폭W0보다도 작게 한 평면구성을 도 37에 나타낸다. 이에 따라 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 이때, 도 37에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부에서 채널길이L0과 콘택 피치P0과의 각각은 같은 크기로 되어 있다.
또한, 상기 3개째의 구성에서, 칩(셀 영역)중앙부의 채널길이L1을 칩(셀 영역)주변부의 채널길이L0보다도 크게 한 평면구성을 도 38에 나타낸다. 이것에 의해서도, 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 이때, 도 38에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부에서 채널 폭W0와 콘택 피치P0의 각각은 같은 크기로 되어 있다.
또한, 상기 3개째의 구성에서, 칩(셀 영역)중앙부의 콘택 피치P1을 칩(셀 영역)주변부의 콘택 피치P0보다도 크게 한 평면구성을 도 39에 나타낸다. 이것에 의해서도, 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다. 이때, 도 39에 나타낸 구성에 있어서는, 칩의 중앙부와 칩 주변부에서 채널 폭W0과 채널길이L0의 각각은 같은 크기로 되어 있다.
또한, 상기 4개째의 구성(도 24 및 도 25에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널길이L0, 및 n+에미터 영역(6)의 농도 중 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 도 24에 나타낸 채널길이L0보다도 긴 채널길이L1로 한 구성을 도 40에 나타낸다.
또한, 상기 4개째의 구성에서, 칩(셀 영역)중앙부의 채널길이L1을 칩(셀 영역)주변부의 채널길이L0보다도 크게 한 평면구성을 도 41에 나타낸다. 이에 따라 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다.
다음에, 칩의 중앙부의 채널길이L1을 칩 주변부의 채널길이L0보다도 크게 한 구성의 제조 방법에 대해서 상기 3개째의 구성(도 38)을 예로 들어서 설명한다.
도 43a, 도 44a, 도 45a, 도 46a, 도 47a 각각은, 도 42의 ⅩLIIIA-ⅩLIIIA선에 따른 단면을 나타낸 개략단면도이다. 도 43b, 도 44b, 도 45b, 도 46b, 도 47b 각각은, 도 42의 ⅩLIIIB-ⅩLIIIB선에 따른 단면을 나타낸 개략단면도이다. 도 43c, 도 44c, 도 45c, 도 46c, 도 47c 각각은 도 42의 XIIIC-ⅩLIIIC선에 따른 단면을 도시한 개략단면도이다.
우선, 도 43a, 도 43b, 도 43c를 참조하여, 다결정 실리콘으로 이루어진 게이트 전극층(9)이 반도체 기판(1)의 주표면 위에 게이트 절연막(8)을 거쳐서 형성된다.
도 44a, 도 44b, 도 44c를 참조하여, 일반적인 사진제판기술에 의해 칩 주변부(도 44b와 도 44c의 좌측)상을 덮도록 레지스트 패턴(65)이 형성된다. 이 레지스트 패턴(65)을 마스크로 하여서, 노출한 반도체 기판의 주표면에 p형 불순물이 이 온 주입되어서, p형 불순물의 주입 영역(5a)이 형성된다. 이 후, 레지스트 패턴(65)이 애싱등에 의하여 제거된다.
도 45a, 도 45b, 도 45c를 참조하여, 주입 영역(5a)내의 p형 불순물을 활성화시키기 위한 열처리가 실행된다. 이에 따라 주입 영역(5a)내의 p형 불순물이 확산하고, 주입 영역(5a)이 하측 및 횡측으로 약간 넓혀진다.
도 46a, 도 46b, 도 46c를 참조하여, 일반적인 사진제판기술에 의해 칩 중앙부(도 46a와 도 46c의 우측)상을 덮도록 레지스트 패턴(66)이 형성된다. 이 레지스트 패턴(66)을 마스크로 하여서, 노출한 반도체 기판의 주표면에 p형 불순물이 이온주입되어서, p형 불순물의 주입 영역(5b)이 형성된다. 이 주입 영역(5b)은 주입 영역(5a)보다도 얕게 형성된다. 이 후, 레지스트 패턴(65)이 애싱 등에 의해 제거된다.
도 47a, 도 47b, 도 47c를 참조하여, 주입 영역(5b)내의 p형 불순물을 활성화시키기 위한 열처리가 실행된다. 이에 따라 주입 영역(5a, 5b)내의 각각의 p형 불순물이 확산하고, 주입 영역(5a, 5b)의 각각이 하측 및 횡측에 약간 넓혀진다.
이에 따라, 주입 영역(5b)과, 그 주입 영역(5b)보다도 깊어서 폭이 넓은 주입 영역(5a)으로 이루어지는 p형 베이스 영역(5)이 형성된다. 즉, 도 47c에 나타나 있는 바와 같이 주입 영역(5a)의 깊이ⅩJ1은 주입 영역(5b)의 깊이ⅩJ0보다도 깊고, 또한 도 47a, 도 47b에 나타낸 것처럼 주입 영역(5a)의 게이트 전극층(9)의 하측에 회전해 넣는 폭l1은 주입 영역(5b)의 게이트 전극층(9)의 하측에 회전해 넣는 폭l2 보다도 커진다. 이 때문에, 도 42에 나타나 있는 바와 같이, 칩의 중앙부의 게이트 길이L1을 칩의 주변부의 게이트길이L0보다도 크게 하는 것이 가능해진다.
또한, 상기 1개째∼4개째의 구성의 각각은, IGBT에 적용되어도 좋고, 또한, 파워MOSFET에 적용되어도 좋다.
상기의 4개의 구성에 있어서는 평면 게이트형의 메모리 셀(IGBT 혹은 파워MOSFET)에 관하여 설명했지만, 전술한 실시예1∼3의 구성은, 예를 들면 트렌치 게이트형의 메모리 셀에 적용되어도 좋다.
전술한 실시예1∼3의 구성을 적용할 수 있는 트렌치 게이트형의 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서는, 예를 들면 이하의 4개의 구성이 생각된다.
트렌치 게이트형의 1개째의 구성은 도 48∼도 50에 나타낸 구성이며, 2개째의 구성은 도 51∼도 53에 나타낸 구성이며, 3개째의 구성은 도 54 및 도 55에 나타낸 구성이며, 4개째의 구성은 도 56 및 도 57에 나타낸 구성이다.
트렌치 게이트형의 1개째의 구성에 관해서, 도 48은 트렌치 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 49 및 도 50의 각각은 도 48의 ⅩLIX-ⅩLIX선 및 L-L선에 따른 개략적인 단면도다.
도 48∼도 50을 참조하여, 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역 내의 주표면에, 평면에서 보아서 사닥다리 모양으로 연장되도록 n+에미터 영역(6)이 형성되어 있다. 평면에서 보아서 n+에미터 영역(6)의 사닥다리가 연장되는 방향과 같은 방향으로 사닥다리의 중앙부를 연속적으로 연장되도록 p+영역(7)이 형성되어 있다. 이 p+영역(7)은 반도체 기판(1)의 주표면에 대하여 n+에미터 영역(6)보다도 깊게 형성되어 있다.
반도체 기판(1)의 주표면에는, n+에미터 영역(6), p+영역(7) 및 p형 베이스 영역(5)을 관통해서 n-에피택셜영역(4)에 달하도록 홈(1a)이 형성되어 있다. 이 홈(1a) 내의 벽면에 따라 게이트 절연막(8)이 형성되어 있고, 홈(1a)을 매립하도록 게이트 전극층(9)이 형성되어 있다. 이에 따라 도 50에 나타나 있는 바와 같이, n_에피택셜영역(4)과 n+에미터 영역(6)과의 사이에 위치하는 p형 베이스 영역(5)과 게이트 절연막(8)을 거쳐서 대향하도록 게이트 전극층(9)이 형성되어 있다.
n+에미터 영역(6)의 사닥다리의 격부분과 p+영역(7)과의 각각의 표면에 도달하도록, 콘택트홀(10a)이 절연막(10)에 설치된다. 이에 따라 에미터 패드(11)는, 콘택트홀(10a)을 거쳐서 n+에미터 영역(6) 및 p+영역(7)의 각각에 전기적으로 접속되어 있다.
이때, 콘택트홀(10a)은, 설명의 편의상, 도 16에 있어서는 일부 생략되어 있다.
또한, 트렌치 게이트형의 2개째의 구성에 관해서, 도 51은 트렌치 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 52 및 도 53은 도 51의 LII-LII선 및 LIII-LIII선에 따른 개략적인 단면도다.
도 51∼도 53을 참조하여, 이 트렌치 게이트형의 2개째의 구성은, p+영역(7)이, 사닥다리 모양으로 형성된 n+에미터 영역(6)의 2개의 프레임과 2개의 격에 둘러싸여지는 반도체 기판(1)의 주표면에 섬모양으로 형성되어 있는 점과, n+에미터 영역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 트렌치 게이트형의 1개째의 구성과 다르다.
또한 이외의 구성에 관해서는 전술한 트렌치 게이트형의 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다. 또한, 콘택트홀(10a)은, 설명의 편의상, 도 56에 있어서는 일부 생략되어 있다.
또한, 트렌치 게이트형의 3개째의 구성에 관해서, 도 54는 트렌치 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 55는 도 54의 LV-LV선에 따른 개략적인 단면도다. 또한, 도 54의 LII-LII선에 따른 단면의 구성에는 도 52의 구성이 대응한다.
도 54, 도 55 및 도 52를 참조하여, 이 트렌치 게이트형의 3개째의 구성은, n+에미터 영역(6)과 p+영역(7)이, 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역내의 주표면에 있어서 서로 교대로 형성되어 있는 점과, n+에미터 영 역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 트렌치 게이트형의 1개째의 구성과 다르다.
또한 이외의 구성에 관해서는 전술한 트렌치 게이트형의 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다. 또한, 콘택트홀(10a)은, 설명의 편의상, 도 54에 있어서는 일부 생략되어 있다.
또한, 트렌치 게이트형의 4개째의 구성에 관해서, 도 56은 트렌치 게이트형 메모리 셀의 구성을 나타낸 개략적인 평면도다. 또한, 도 57은 도 56의 LVII-LVII선에 따른 개략적인 단면도다.
도 56 및 도 57을 참조하여, 이 트렌치 게이트형의 4개째의 구성은, n+에미터 영역(6)과 p+영역(7)이 반도체 기판(1)의 주표면이며 p형 베이스 영역(5)이 형성된 영역내의 주표면에 있어서 서로 병렬로 연장되어서 연장하고 있는 점과, n+에미터 영역(6) 및 p+영역(7)이 거의 같은 깊이로 형성되어 있는 점에 있어서, 상기 트렌치 게이트형의 1개째의 구성과 다르다.
또한 이외의 구성에 관해서는 전술한 트렌치 게이트형의 1개째의 구성과 거의 동일하기 때문에, 동일한 요소에 관해서는 동일한 부호를 부착해 그 설명을 생략한다. 또한, 콘택트홀(10a)은, 설명의 편의상, 도 56에 있어서는 일부 생략되어 있다.
이러한 각 구성의 도 48 및 도 54에 나타낸 치수W0는 채널 폭을 나타내고, 도 50, 도 52, 도 53 및 도 57에 나타낸 치수L0, L1은 채널길이를 보이고 있다. 또한, 도 48, 도 51 및 도 54에 나타낸 치수P0는 n+에미터 영역(6)과 에미터 패드(11)의 콘택 피치를 보이고 있다.
상기 트렌치 게이트형의 1개째의 구성(도 48∼도 50에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널 폭W0, 채널길이L0, n+에미터 영역(6)의 농도, 및 콘택 피치P0 중 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 예를 들면, 도 50에 나타나 있는 바와 같이, p형 베이스 영역(5)의 깊이를 변화시킴으로써, 채널길이L0를 채널길이L1로 바꿀 수 있다.
상기 트렌치 게이트형의 2개째의 구성(도 51∼도 53에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널길이L0, n+에미터 영역(6)의 농도, 및 콘택 피치P0 중 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 예를 들면, 도 52 및 도 53에 나타나 있는 바와 같이, p형 베이스 영역(5)의 깊이를 변화시킴으로써, 채널길이L0를 채널길이L1로 바꿀 수 있다.
상기 트렌치 게이트형의 3개째의 구성(도 54, 도 55, 도 52에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널 폭W0, 채널길이L0, n+ 에미터 영역(6)의 농도, 및 콘택 피치P0 중 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 예를 들면, 도 52에 나타나 있는 바와 같이, p형 베이스 영역(5)의 깊이를 변화시킴으로써, 채널길이L0를 채널길이L1로 바꿀 수 있다.
상기 트렌치 게이트형의 4개째의 구성(도 56 및 도 57에 나타낸 구성)에 있어서는, p형 베이스 영역(5)의 채널 도프의 농도, 채널길이L0, 및 n+에미터 영역(6) 농도 중 적어도 어느 하나를 변화시킴으로써, 셀구조의 통전 능력을 바꿀 수 있다. 예를 들면, 도 57에 나타나 있는 바와 같이, p형 베이스 영역(5)의 깊이를 변화시킴으로써, 채널길이L0를 채널길이L1로 바꿀 수 있다.
상기한 바와 같이 트렌치 게이트형의 1개째∼4개째의 어느 하나의 구성에 있어서도, 칩(셀 영역)중앙부와 칩(셀 영역)주변부의 셀구조의 통전 능력을 변화시킴으로써, 칩 중앙부의 셀구조의 통전 능력을 칩 주변부의 셀구조의 통전 능력보다도 낮게 할 수 있다.
상기의 평면 게이트형의 1개째∼4개째의 구성 및 트렌치 게이트형의 1개째∼4개째의 구성의 각각에 대해서는, 칩(셀 영역)중앙부와 칩(셀 영역)주변부의 셀구조의 통전 능력을 바꿀 경우에 관하여 설명했지만, 그 경우와 마찬가지로 하여, 와이어 접합부 바로 아래의 셀구조와 그 이외의 셀구조와의 통전 능력을 바꿀 수 있고, 또한, 길이가 다른 와이어 바로 아래의 셀구조끼리의 통전 능력을 바꿀 수도 있다.
본 발명은, 특히 종형의 파워 디바이스를 갖는 파워 반도체장치에 특히 유리하게 적용될 수 있다. 본 발명을 상세하게 설명해 나타내 왔지만, 이것은 예시일 뿐이며, 한정되는 것은 아니고, 발명의 범위는 첨부한 청구범위에 의해 해석되는 것이 분명하게 이해될 것이다.
도 1은 본 발명의 실시예1에 있어서의 파워 반도체장치로서의 모듈의 모식적인 구성을 나타낸 개략적인 평면도다.
도 2는 도 1에 있어서의 파워 반도체장치의 등가회로를 도시한 도면이다.
도 3은 본 발명의 실시예1에 있어서의 파워 반도체장치로서, 파워 디바이스가 형성된 칩의 모식적인 구성을 나타낸 개략적인 평면도다.
도 4는 도 3의 영역R을 확대해서 나타낸 부분 확대 평면도다.
도 5는 도 3 및 도 4에 나타낸 파워 디바이스가 형성된 칩의 셀 영역의 구성을 개략적으로 나타낸 일부 파단 사시도다.
도 6은 도 5의 ⅤI-ⅤI선에 따른 개략적인 단면도다.
도 7은 본 발명의 실시예1에 있어서의 파워 반도체장치에 있어서 IGBT의 셀영역의 중앙부와 외주부를 나타낸 개략적인 평면도다.
도 8a는 온도측정시의 IGBT 칩의 셀영역과 에미터 와이어와의 접합상태를 나타낸 도면이고, 도 8b는 셀영역의 각 부의 온도분포를 나타낸 도면이다.
도 9a는 중앙부CR과 외주부PR과의 유닛 셀의 배치 피치가 같은 경우의 구성을 나타낸 개략적인 단면도이고, 도 9b는 중앙부CR와 외주부PR와의 유닛 셀의 배치 피치가 다른 경우의 구성을 나타낸 개략적인 단면도이다.
도 10은 본 발명의 실시예2에 있어서의 파워 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이며, 도 3의 Ⅹ-Ⅹ선에 따른 단면에 대응하는 도면이다.
도 11은 본 발명의 실시예3에 있어서의 파워 반도체장치의 구성을 개략적으로 나타낸 부분 단면도다.
도 12는 트렌치 게이트형의 IGBT의 구성을 나타낸 개략적인 단면도다.
도 13은 평면 게이트형의 파워MISFET의 구성을 나타낸 개략적인 단면도다.
도 14는 트렌치 게이트형의 파워MISFET의 구성을 나타낸 개략적인 단면도다.
도 15는 본 발명의 실시예3에 있어서의 파워 반도체장치로서의 모듈의 모식적인 구성을 나타낸 개략적인 평면도다.
도 16은 실시예1∼3의 구성을 적용할 수 있는 평면 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 1개째의 구성을 나타낸 개략적인 평면도다.
도 17은 도 16의 ⅩⅤII-ⅩⅤII선에 따른 개략적인 단면도다.
도 18은 도 16의 ⅩⅤIII-ⅩⅤIII선에 따른 개략적인 단면도다.
도 19는 실시예1∼3의 구성을 적용할 수 있는 평면 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 2개째의 구성을 나타낸 개략적인 평면도다.
도 20은 도 19의 ⅩⅩ-ⅩⅩ선에 따른 개략적인 단면도다.
도 21은 도 19의 ⅩⅩI-ⅩⅩI선에 따른 개략적인 단면도다.
도 22는 실시예1∼3의 구성을 적용할 수 있는 평면 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 3개째의 구성을 나타낸 개략적인 평면도다.
도 23은 도 22의 ⅩⅩIII-ⅩⅩIII선에 따른 개략적인 단면도다.
도 24는 실시예1∼3의 구성을 적용할 수 있는 평면 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 4개째의 구성을 나타낸 개략적인 평면도다.
도 25는 도 24의 ⅩⅩⅤ-ⅩⅩⅤ선에 따른 개략적인 단면도다.
도 26은 도 16의 구성에 대하여 채널 폭을 W0보다도 짧은 W1로 한 구성을 나타낸 개략적인 평면도다.
도 27은 도 16의 구성에 대하여 채널길이를 L0보다도 긴 L1로 한 구성을 나타낸 개략적인 평면도다.
도 28은 1개째의 구성(도 16∼도 18에 나타낸 구성)에서, 칩의 중앙부의 채널 폭W1을 칩 주변부의 채널 폭W0보다도 작게 한 평면 구성을 나타낸 개략적인 평면도다.
도 29는 1개째의 구성(도 16∼도 18에 나타낸 구성)에서, 칩의 중앙부의 채널길이L1을 칩 주변부의 채널길이L0보다도 크게 한 평면 구성을 나타낸 개략적인 평면도다.
도 30은 도 19의 구성에 대하여 채널길이를 L0보다도 긴 L1로 한 구성을 나타낸 개략적인 평면도다.
도 31은 도 19의 구성에 대하여 콘택 피치를 P0보다도 큰 P1로 한 구성을 나타낸 개략적인 평면도다.
도 32는 2개째의 구성(도 19∼도 21에 나타낸 구성)에서, 칩의 중앙부의 채널길이L1을 칩 주변부의 채널길이L0보다도 크게 한 평면 구성을 나타낸 개략적인 평면도다.
도 33은 2개째의 구성(도 19∼도 21에 나타낸 구성)에서, 칩의 중앙부의 콘택 피치P1을 칩 주변부의 콘택 피치P0보다도 크게 한 평면 구성을 나타낸 개략적인 평면도다.
도 34는 도 22의 구성에 대하여 채널 폭을 W0보다도 짧은 W1로 한 구성을 나타낸 개략적인 평면도다.
도 35는 도 22의 구성에 대하여 채널길이를 L0보다도 긴 L1로 한 구성을 나타낸 개략적인 평면도다.
도 36은 도 22의 구성에 대하여 콘택 피치를 P0보다도 큰 P1로 한 구성을 나타낸 개략적인 평면도다.
도 37은 3개째의 구성(도 22, 도 23, 도 20에 나타낸 구성)에서, 칩의 중앙부의 채널 폭W1을 칩 주변부의 채널 폭W0보다도 작게 한 평면구성을 나타낸 개략적인 평면도다.
도 38은 3개째의 구성(도 22, 도 23, 도 20에 나타낸 구성)에서, 칩의 중앙부의 채널길이L1을 칩 주변부의 채널길이L0보다도 크게 한 평면구성을 나타낸 개략적인 평면도다.
도 39는 3개째의 구성(도 22, 도 23, 도 20에 나타낸 구성)에서, 칩의 중앙부의 콘택 피치P1을 칩 주변부의 콘택 피치P0보다도 크게 한 평면구성을 나타낸 개략적인 평면도다.
도 40은 4개째의 구성(도 24 및 도 25에 나타낸 구성)에서, 도 24의 구성의 채널길이L0보다도 긴 채널길이L1로 한 구성을 나타낸 평면도다.
도 41은 4개째의 구성(도 24 및 도 25에 나타낸 구성)에서, 칩의 중앙부의 채널길이L1을 칩 주변부의 채널길이L0보다도 크게 한 평면 구성을 나타낸 도면이다.
도 42는 실시예1∼3의 구성을 적용할 수 있는 평면 게이트형 메모리 셀(IGBT 또는 파워MOSFET)의 구성으로서 3개째의 구성을 나타낸 개략적인 평면도다.
도 43a, 도 43b 및 도 43c는 도 42에 나타낸 구성의 제조 방법의 제1공정을 나타낸 개략적인 단면도다.
도 44a, 도 44b 및 도 44c는 도 42에 나타낸 구성의 제조 방법의 제2공정을 나타낸 개략적인 단면도다.
도 45a, 도 45b 및 도 45c는 도 42에 나타낸 구성의 제조 방법의 제3공정을 나타낸 개략적인 단면도다.
도 46a, 도 46b 및 도 46c는 도 42에 나타낸 구성의 제조 방법의 제4공정을 나타낸 개략적인 단면도다.
도 47a, 도 47b 및 도 47c는 도 42에 나타낸 구성의 제조 방법의 제5공정을 나타낸 개략적인 단면도다.
도 48은 실시예1∼3의 구성을 적용할 수 있는 트렌치 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 1개째의 구성을 나타낸 개략적인 평면도다.
도 49는 도 48의 ⅩLIX-ⅩLIX선에 따른 개략적인 단면도다.
도 50은 도 48의 L-L선에 따른 개략적인 단면도다.
도 51은 실시예1∼3의 구성을 적용할 수 있는 트렌치 게이트형 메모리 셀(IGBT 또는 파워MOSFET)의 구성으로서 2개째의 구성을 나타낸 개략적인 평면도다.
도 52는 도 51의 LII-LII선에 따른 개략적인 단면도다.
도 53은 도 51의 LIII-LIII선에 따른 개략적인 단면도다.
도 54는 실시예1∼3의 구성을 적용할 수 있는 트렌치 게이트형 메모리 셀(IGBT 또는 파워MOSFET)의 구성으로서 3개째의 구성을 나타낸 개략적인 평면도다.
도 55는 도 54의 LV-LV선에 따른 개략적인 단면도다.
도 56은 실시예1∼3의 구성을 적용할 수 있는 트렌치 게이트형 메모리 셀(IGBT 혹은 파워MOSFET)의 구성으로서 4개째의 구성을 나타낸 개략적인 평면도다.
도 57은 도 56의 LVII-LVII선에 따른 개략적인 단면도다.

Claims (15)

  1. 주표면을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고,
    상기 복수의 셀구조 중 상기 주표면의 중앙부에 위치하는 하나의 셀구조는, 상기 복수의 셀구조 중 상기 주표면의 외주부에 위치하는 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있으며,
    상기 주표면의 외주부에 위치하는 상기 하나의 셀구조 이외의 복수의 다른 셀구조는 상기 주표면의 중앙부에 위치하는 하나의 셀구조의 외주를 둘러싸는 형태로 이루어지고,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 에미터 영역을 갖는 IGBT이며,
    상기 하나의 셀구조의 상기 에미터 영역은, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 상기 에미터 영역의 확산 저항보다도 큰 확산 저항을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  2. 제 1 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 한계치전압보다도 큰 한계치전압을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  3. 제 1 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널 폭보다도 작은 채널 폭을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  4. 제 1 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널길이보다도 큰 채널길이를 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  5. 삭제
  6. 주표면을 갖는 반도체기판과,
    상기 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고,
    상기 복수의 셀구조 중 상기 주표면에 있어서의 와이어 접합부의 바로 아래에 위치하는 하나의 셀구조는, 상기 복수의 셀구조 중 상기 와이어 접합부의 바로 아래 이외에 위치하는 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있으며,
    상기 하나의 셀구조 이외의 복수의 다른 셀구조는 상기 와이어 접합부와 전기적으로 접속되고,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 에미터 영역을 갖는 IGBT이며,
    상기 하나의 셀구조의 상기 에미터 영역은, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 상기 에미터 영역의 확산 저항보다도 큰 확산 저항을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  7. 제 6 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 한계치전압보다도 큰 한계치전압을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  8. 제 6 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널 폭보다도 작은 채널 폭을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  9. 제 6 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널길이보다도 큰 채널길이를 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  10. 삭제
  11. 주표면을 갖는 반도체기판과,
    상기 반도체 기판에 형성된 종형 파워 디바이스의 복수의 셀구조를 구비하고,
    상기 주표면에는, 하나의 와이어 접합부 및 다른 와이어 접합부를 적어도 포함하는 복수의 와이어 접합부가 있고,
    상기 복수의 셀구조 중 상기 하나의 와이어 접합부의 바로 아래에 위치하는 하나의 셀구조는, 상기 복수의 셀구조 중 상기 다른 와이어 접합부의 바로 아래에 위치하는 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 통전 능력보다도 낮은 통전 능력을 갖도록 구성되어 있으며,
    상기 다른 와이어는 상기 하나의 와이어보다 상대적으로 배선길이가 길고,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 에미터 영역을 갖는 IGBT이며,
    상기 하나의 셀구조의 상기 에미터 영역은, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 상기 에미터 영역의 확산 저항보다도 큰 확산 저항을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  12. 제 11 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 한계치전압보다도 큰 한계치전압을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  13. 제 11 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널 폭보다도 작은 채널 폭을 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  14. 제 11 항에 있어서,
    상기 하나의 셀구조 및 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 각각은, 절연 게이트형 전계효과 트랜지스터부를 갖고,
    상기 하나의 셀구조는, 상기 하나의 셀구조 이외의 복수의 다른 셀구조의 채널길이보다도 큰 채널길이를 갖도록 구성되어 있는 것을 특징으로 하는 파워 반도체장치.
  15. 삭제
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