JP2008258406A

JP2008258406A - 半導体装置

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Publication number: JP2008258406A
Application number: JP2007099185A
Authority: JP
Inventors: Hiroki Sone; 曽根　　弘樹; Shinji Amano; 伸治天野; Hisato Kato; 久登加藤; Norihito Tokura; 規仁戸倉
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-04-05
Filing date: 2007-04-05
Publication date: 2008-10-23
Anticipated expiration: 2027-04-05
Also published as: JP5050615B2

Abstract

【課題】還流電流がＦＷＤセル領域に流れるときに蓄積されるホールが少なく、かつ、ＩＧＢＴセル領域に侵入するホールが少ない半導体装置を実現する。
【解決手段】半導体装置１の中央を走行している中央ゲート配線４ａの両側に配置されたセル領域列のうち、一方のセル領域列を構成する各ＦＷＤセル領域（ＦＷＤ活性領域）３は、ゲート配線４の下方を通過して他方のセル領域列を構成する各ＦＷＤセル領域３と一体形成されている。これにより、ゲート配線領域とＩＧＢＴ活性領域とＦＷＤ活性領域とが交差する領域に蓄積されるホールをＦＷＤセル領域（ＦＷＤ活性領域）３に吸収することができる。
【選択図】図１

Description

この発明は、絶縁ゲート型バイポーラトランジスタ（（Insulated Gate Bipolar Transistor)以下、ＩＧＢＴという）と、このＩＧＢＴに逆並列接続されたフリーホイールダイオード（(Free Wheel Diode)以下、ＦＷＤという）とを１チップ化した半導体装置に関する。

従来、この種の半導体装置として、例えば、直流電圧を３相の交流電圧に変換するインバータ回路に使用されるものが知られている。図１０は、そのインバータ回路の一例である。インバータ回路７は、ＩＧＢＴ５ａと、このＩＧＢＴ５ａに逆並列接続されたＦＷＤ５ｂとからなる半導体装置５を６個有する。直流電源Ｅの電圧（例えば２００Ｖ）は昇降圧コンバータ８によって昇圧され、コンデンサＣに昇圧電圧（例えば６５０Ｖ）が生成される。その昇圧電圧は、インバータ回路７の各半導体素子５をスイッチング動作させることによって３相交流電圧に変換され、それにより負荷Ｌ（例えば、電気自動車の駆動源であるモータなど）が駆動される。また、負荷Ｌへの電力供給が停止してから負荷Ｌが停止するまでの電力回生によって負荷Ｌに発生する電圧は、昇降圧コンバータ８により降圧される。

図６は、図１０に示した半導体装置５の説明図であり、（ａ）は半導体装置５の平面図、（ｂ）は（ａ）に示す半導体装置５の中央ゲート配線領域４ａ付近の部分拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面説明図である。

半導体装置５には、ＩＧＢＴ５ａとして機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域２と、ＦＷＤ５ｂとして機能する複数のＦＷＤセルからなるＦＷＤセル領域３とを１組として、５組を列状に配置してなる列（以下、セル領域列という）が左右に２列配置されている。各セル領域列の間および各セル領域列の外周には、各ＩＧＢＴセルのゲート電極と外部電極（図示せず）とを電気的に接続するためのゲート配線４が走行している。以下、各セル領域列の間を走行するゲート配線を中央ゲート配線４ａといい、各セル領域列の外周を走行するゲート配線を外周ゲート配線４ｂという。

図６（ａ），（ｂ）では、各ＩＧＢＴセルのゲート電極とゲート配線４とを電気的に接続する配線、各ＩＧＢＴセルのエミッタ電極（各ＦＷＤセルのアノード電極）、各配線および電極上の絶縁層（例えば、ポリイミド層など）を省略している。
実際には、ゲート配線４は、絶縁層を介して半導体基板６の表面に形成されている。例えば、図６（ｃ）に示すように、中央ゲート配線４ａは、絶縁層６ａを介して半導体基板６の表面に形成されている。中央ゲート配線４ａと、ＩＧＢＴ領域２およびＦＷＤ活性領域３との間には、ＩＧＢＴおよびＦＷＤの動作時には、積極的な役割を担わない不活性領域が形成されている。以下、中央ゲート配線４ａの端部とＦＷＤ活性領域３の終端との間に形成された不活性領域をＦＷＤ側ランナ９ｂといい、中央ゲート配線４ａの端部とＩＧＢＴ領域２の終端との間に形成された不活性領域をＩＧＢＴ側ランナ９ａという。また、中央ゲート配線４ａと、ＩＧＢＴ側ランナ９ａと、ＦＷＤ側ランナ９ｂとからなる領域をゲート配線領域９という。

図７は、図６（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。図８は、図７の平面図である。図９は、図８に示す半導体装置の部分断面図であり、（ａ）は、図８において破線で囲まれた領域Ｆにて切断した部分のＩＧＢＴセルの断面説明図、（ｂ）は、領域Ｇにて切断した部分のＦＷＤセルの断面説明図である。

図７，８に示すように、半導体基板６には、複数のＩＧＢＴセル１０からなるＩＧＢＴセル領域２と、複数のＦＷＤセル３０からなるＦＷＤセル領域３とが並設されている。
図９（ａ）に示すように、ＩＧＢＴセル１０は、トレンチ型の構造である。ＩＧＢＴセル１０は、半導体基板６に形成されており、ＩＧＢＴセル１０を形成する半導体基板６は、Ｐ型の不純物が高濃度で導入されたＰ＋層１２と、そのＰ＋層１２の表面に形成されたＮ型の不純物拡散層よりなるＦＳ（Field Stop）層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から内部に向けてＰ型の不純物が導入されたＰ層１９とから構成される。

Ｐ層１９の表面下には、ＩＧＢＴセル１０の動作に関与するトレンチ２２，２２が、間隔を置いて隣接して形成されている。各トレンチ２２は、それぞれ溝状に形成されており、各トレンチ２２の底部は、Ｎ−層１４の内部まで達している。各トレンチ２２の内部には、ゲート電極１８がそれぞれ埋め込まれており、各ゲート電極１８の周囲は、シリコン酸化膜１５により覆われている。各トレンチ２２間に形成されているチャネルＰ領域２３の表面下には、Ｐ型の不純物が導入されたＰボディ層２０が形成されている。

Ｐボディ層２０と各トレンチ２２との境界部位におけるチャネルＰ領域２３は、Ｎ型の不純物が導入されたエミッタＮ層２１が形成されている。各ゲート電極１８の表面を覆うシリコン酸化膜１５の表面には、ＢＰＳＧ（Borophosphosilicate glass ）層１７が形成されており、ＢＰＳＧ層１７の表面には、エミッタ電極１６が形成されている。各トレンチ２２間に形成されたＰボディ層２０は、エミッタ電極１６とコンタクトしている。Ｐ＋層１２の裏面には、コレクタ電極１１が形成されている。

図９（ｂ）に示すように、ＦＷＤセル３０は、半導体基板６に形成されており、ＦＷＤセル３０を形成する半導体基板６は、Ｎ型の不純物が高濃度で導入されたＮ＋層３３と、そのＮ＋層３３の表面に形成されたＦＳ層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から形成されたＰ−層３２と、そのＰ−層３２の表面からＰ型の不純物が高濃度で導入されたＰ＋層３１とから構成される。Ｐ＋層３１およびＰ−層３２は、それぞれストライプ状に形成されている。ＦＷＤセル３０を形成する半導体基板６の表面には、アノード電極として機能するエミッタ電極１６が形成されており、裏面には、カソード電極として機能するコレクタ電極１１が形成されている。図８において、ＩＧＢＴセル１０を構成するトレンチ２２の終端までの領域がＩＧＢＴセル領域であり、エミッタＮ層２１の終端までの領域をＩＧＢＴ活性領域である。また、ＦＷＤセル領域３ａは、その全体がＦＷＤ活性領域になっている。
特開平５−１５２５７４号公報（第８段落、図１）

図１１は、ＩＧＢＴおよびＦＷＤの電圧および電流の過渡特性を示す説明図である。負荷Ｌがモータなどの誘導性の場合、ＩＧＢＴがターンオン状態からターンオフすると、ターンオン状態の通電時に負荷Ｌに蓄積されていたエネルギが還流電流ＩｂとしてＦＷＤに流れるが、この還流電流Ｉｂが流れるときに半導体装置にホールが蓄積する。このため、次にＩＧＢＴがターンオンしたときに、還流電流Ｉｂは減少して一旦０になるが、半導体装置に蓄積されていたホールにより、還流電流Ｉｂが逆流し、オーバーシュートする。このときのＦＷＤの動作をリカバリ動作といい、逆流した還流電流Ｉｂをリカバリ電流Ｉｒｒという。

本願発明者らによるシミュレーションの結果、ホールは、ゲート配線領域、特にゲート配線領域とＩＧＢＴ活性領域とＦＷＤ活性領域とが交差する領域（以下、交差領域という）に多く蓄積されることが分かった。このため、その蓄積されているホールが原因のリカバリ電流が、ＦＷＤ活性領域に最も近いＩＧＢＴ活性セルの終端（図８において破線で囲んだ領域Ｄの部分）に集中し、半導体装置が破壊されるおそれのあることが分かった。

そこでこの発明は、還流電流がＦＷＤセル領域に流れるときに蓄積されるホールが少なく、かつ、ＩＧＢＴセル領域に侵入するホールが少ない半導体装置を実現することを目的とする。

この発明は、上記目的を達成するため、請求項１に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＦＷＤセル領域の活性領域（３ａ）の終端（３ｃ）が、そのＦＷＤセル領域に並設されたＩＧＢＴセル領域の活性領域（２ｂ）の終端（２ｃ）よりも前記ゲート配線に近付いてなるという技術的手段を用いる。

ＦＷＤセル領域の活性領域の終端が、そのＦＷＤセル領域に並設されたＩＧＢＴセル領域の活性領域の終端よりもゲート配線に近付いてなるため、ＦＷＤセル領域の活性領域の終端とゲート配線との距離がＩＧＢＴセル領域の活性領域の終端とゲート配線との距離と同じである従来の半導体装置よりも、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を増加させることができるため、ＩＧＢＴセル領域に侵入するホールを少なくすることができる。

請求項２に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＦＷＤセル領域の活性領域（３ａ）の終端（３ｃ）が、前記ゲート配線の下部に配置された絶縁層（６ａ）を介して前記ゲート配線の前記ＦＷＤセル領域側の端部に達してなるという技術的手段を用いる。

ＦＷＤセル領域の活性領域の終端が、ゲート配線の下部に配置された絶縁層を介してゲート配線のＦＷＤセル領域側の端部に達してなるため、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を請求項１に係る発明よりも大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を請求項１に係る発明よりも増加させることができるため、ＩＧＢＴセル領域に侵入するホールを請求項１に係る発明よりも少なくすることができる。

請求項３に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＦＷＤセル領域の活性領域（３ａ）の終端（３ｃ）が、前記ゲート配線の下部に配置された絶縁層（６ａ）を介して前記ゲート配線と重なってなるという技術的手段を用いる。

ＦＷＤセル領域の活性領域の終端が、ゲート配線の下部に配置された絶縁層を介してゲート配線と重なってなるため、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を請求項２に係る発明よりも大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を請求項２に係る発明よりも増加させることができるため、ＩＧＢＴセル領域に侵入するホールを請求項２に係る発明よりも少なくすることができる。

請求項４に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＦＷＤセル領域の活性領域（３ａ）が、前記ゲート配線の下部に配置された絶縁層（６ａ）を介して前記ゲート配線を越えてなるという技術的手段を用いる。

ＦＷＤセル領域の活性領域が、ゲート配線の下部に配置された絶縁層を介してゲート配線を越えてなるため、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を請求項３に係る発明よりも大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を請求項３に係る発明よりも増加させることができるため、ＩＧＢＴセル領域に侵入するホールを請求項３に係る発明よりも少なくすることができる。

請求項５に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＦＷＤセル領域の活性領域（３ａ）と前記ゲート配線の前記ＦＷＤセル領域側の端部との間に形成された領域（９ｂ）の面積が、前記ＩＧＢＴセル領域と前記ゲート配線の前記ＩＧＢＴセル領域側の端部との間に形成された領域（９ａ）の面積よりも小さいという技術的手段を用いる。

ＦＷＤセル領域の活性領域とゲート配線のＦＷＤセル領域側の端部との間に形成された領域の面積が、ＩＧＢＴセル領域とゲート配線のＩＧＢＴセル領域側の端部との間に形成された領域の面積よりも小さいため、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を増加させることができるため、ＩＧＢＴセル領域に侵入するホールを少なくすることができる。

また、請求項１ないし請求項５に係る発明は、請求項７に記載のように、前記ＩＧＢＴセル領域（２，２ａ）と、これに並設された前記ＦＷＤセル領域（３，３ａ）とからなる組が、前記ゲート配線（４ａ）の両側にそれぞれ配置されてなる構造に用いることもできる。
つまり、上記の構造では、前述の交差領域がゲート配線の両側に存在するが、交差領域におけるＦＷＤセル領域の活性領域の面積を大きくすることにより、ゲート配線の両側に存在する各ＩＧＢＴセル領域に侵入するホールをそれぞれ少なくすることができる。

請求項６に記載の発明では、ＩＧＢＴ（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２，２ａ）と、前記ＩＧＢＴに逆並列接続されたＦＷＤ（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３，３ａ）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルの各ゲート電極（１８）と外部電極とを電気的に接続するゲート配線（４ａ）が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端（２ｄ，３ｃ）に沿って配置された半導体装置（１）において、前記ＩＧＢＴセル領域と、これに並設された前記ＦＷＤセル領域とからなる組が、前記ゲート配線の両側にそれぞれ配置されており、一方の組の前記ＦＷＤセル領域の各ＦＷＤセルと他方の組のＦＷＤセル領域の各ＦＷＤセルとが、前記ゲート配線の下部に配置された絶縁層（６ａ）を越えて一体形成されてなるという技術的手段を用いる。

ＩＧＢＴセル領域と、これに並設されたＦＷＤセル領域とからなる組が、ゲート配線の両側にそれぞれ配置されており、一方の組のＦＷＤセル領域の各ＦＷＤセルと他方の組のＦＷＤセル領域の各ＦＷＤセルとが、ゲート配線の下部に配置された絶縁層を越えて一体形成されてなるため、前述の交差領域におけるＦＷＤセル領域の活性領域の面積を請求項１〜５に係る発明よりも大きくすることができる。
従って、還流電流がＦＷＤセル領域に流れるときに前述の交差領域に蓄積されるホールがＦＷＤセル領域に吸収される量を請求項１〜５に係る発明よりも増加させることができるため、ＩＧＢＴセル領域に侵入するホールを請求項１〜５に係る発明よりも少なくすることができる。

また、請求項６または請求項７に係る発明は、請求項８に記載するように、前記組を複数配列してなるセル領域列が前記ゲート配線（４ａ）の両側にそれぞれ配置されてなる構造に用いることもできる。
つまり、上記の構造では、前述の交差領域がゲート配線の両側に配置されたセル領域列の各組にそれぞれ存在するが、各交差領域におけるＦＷＤセル領域の活性領域の面積をそれぞれ大きくすることにより、ゲート配線の両側に存在する各ＩＧＢＴセル領域に侵入するホールをそれぞれ少なくすることができる。

なお、上記括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。

この発明に係る実施形態について図を参照して説明する。図１は、この実施形態に係る半導体装置の説明図であり、（ａ）は平面図、（ｂ）は中央ゲート配線近傍の拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面説明図である。図２は、図１に示す半導体装置１を破線で囲まれた領域Ａにて切断した部分の立体構造を示す断面図である。図３は、図２の平面図である。図４は、他の構造の半導体装置を示す平面図である。
なお、図１では、各ＩＧＢＴセルのゲート電極とゲート配線４とを電気的に接続する配線（例えば、ポリシリコン）、各ＩＧＢＴセルのエミッタ電極（各ＦＷＤセルのアノード電極）、各配線および電極上の絶縁膜（例えば、ポリイミド膜など）を省略している。この実施形態に係る半導体装置の活性領域における断面構造は、図９に示した従来の構造と同一であるため説明を省略する。また、従来の半導体装置と同一の構成については同一の符号を使用し、説明を省略する。

（半導体装置の構造）
図１（ａ）に示すように、半導体装置１を構成するＩＧＢＴセル領域２およびＦＷＤセル領域３の配列は、図６に示した従来の半導体装置５と同一であり、半導体装置１の中央を走行している中央ゲート配線４ａの両側にセル領域列が配置されている。各セル領域列を構成するＩＧＢＴセル領域２は、中央ゲート配線４ａを挟んで相互に対向するように配置されている。ＩＧＢＴセル領域２を構成するＩＧＢＴセル１０のトレンチ２２（図９（ａ））は、中央ゲート配線４ａと直交する方向に延びている。また、ＦＷＤセル領域３を構成するＦＷＤセル３０のＰ＋層３１およびＰ−層３２（図９（ｂ））もゲート配線４ａと直交する方向に延びている。

半導体装置１の特徴は、各ＦＷＤセル領域３の構造にある。なお、ＦＷＤセル領域３は、その全域が活性領域であるため、ＦＷＤセル領域３という場合は、ＦＷＤ活性領域のことである。図１（ｃ）に示すように、半導体装置１の中央を走行している中央ゲート配線４ａの両側に配置されたセル領域列のうち、一方のセル領域列を構成する各ＦＷＤセル領域（ＦＷＤ活性領域）３は、ゲート配線４の下方を通過して他方のセル領域列を構成する各ＦＷＤセル領域（ＦＷＤ活性領域）３と一体形成されている。これにより、図２，３に示すように、従来、ＦＷＤセル領域（ＦＷＤ活性領域）３ａの終端とゲート配線４ａとの間に形成されていたＦＷＤ側ランナ９ｂ（図６）がなくなり、ＦＷＤ側ランナ９ｂが形成されていた領域にＦＷＤセル領域（ＦＷＤ活性領域）３ａの延長領域３ｂが形成されている。
このように、ＩＧＢＴ側ランナ９ａに隣接する領域にＦＷＤセル領域（ＦＷＤ活性領域）３ａが形成されているため、前述の交差領域に蓄積されるホールをＦＷＤセル領域（ＦＷＤ活性領域）３ａに吸収することができる。

（シミュレーション）
本願発明者らは、ＦＷＤセル領域３ａ（ＦＷＤ活性領域）に最も近いＩＧＢＴセル１０のゲート配線近傍の領域（図７において破線で囲んだ領域Ｄの部分）における電流密度をシミュレーションにより測定した。このシミュレーションは、200μＨの誘導負荷に２つの半導体装置を並列に接続し、各半導体装置に650Ｖ、400Ａの直流電源を供給する条件で行った。そして、一方の半導体装置のＩＧＢＴがターンオン状態からターンオフし、次にターンオンしたときの他方の半導体装置の領域Ｄ（図８）に流れたリカバリ電流の電流密度を測定した。

上記の測定は、図２，３に示した構造の半導体装置（本発明２の半導体装置という）と、図４に示す半導体装置（本発明１の半導体装置という）と、図７，８に示した従来の半導体装置（従来）との３種類に対して行った。図４に示す半導体装置は、ＩＧＢＴセル領域２ａの終端２ｄからＦＷＤセル領域（ＦＷＤ活性領域）３ａの終端３ｃまでの距離がＬ１であり、図８に示した従来の半導体装置の同距離Ｌ２の1/2に短くなっている。このシミュレーションでは、距離Ｌ１＝28μｍであり、距離Ｌ２＝14μｍである。また、ＩＧＢＴセル１０の配置間隔は24μｍである。ＩＧＢＴセル１０のＰボディ層２０（図９（ａ））の基板表面からの深さおよび幅は、それぞれ1.5μｍであり、濃度は2.7e19cm^-3である。Ｐ層１９の濃度は4e16cm^-3であり、拡散深さは5μｍである。エミッタＮ層２１の濃度は2.9e16cm^-3であり、ＩＧＢＴセル１０のＰ＋層１２の濃度は7.7e17cm^-3である。ＦＳ層１３の濃度は3e16cm^-3である。

ＦＷＤセル３０を構成するＰ＋層３１（図９（ｂ））は溝状に形成されている。また、Ｐ＋層３１の配置間隔は8μｍであり、Ｐ＋層３１の濃度は1e19cm^-3である。また、Ｐ−層３２の濃度は2e16cm^-3であり、Ｎ−層１４の濃度は7e13cm^-3である。Ｎ＋層３３の濃度は1e18cm^-3である。なお、前述の各濃度は、各層の表面付近のピーク濃度である。

図５は、上記のシミュレーションの結果を示すグラフである。従来構造の半導体装置、本発明１の半導体装置および本発明２の電流密度は、それぞれ5273A/cm^-2、5098A/cm^-2、3638A/cm^-2であった。つまり、領域Ｄに流れるリカバリ電流の電流密度を、本発明１の半導体装置を使用することにより、約3.3％減少させることができ、本発明２の半導体装置を使用することにより、約31％減少させることができる。

従って、ＦＷＤ側ランナ９ｂを占有するＦＷＤセル領域３ａの面積が大きいほど、領域Ｄに流れるリカバリ電流の電流密度を減少させることができるため、半導体装置が破壊されるおそれを少なくすることができる。
また、ＦＷＤセル領域（ＦＷＤ活性領域）３ａを中央ゲート配線４ａの端部まで延長形成し、ＦＷＤ側ランナ９ｂをなくせば、領域Ｄに流れるリカバリ電流の電流密度をより一層減少させることができる。さらに、ＦＷＤセル領域（ＦＷＤ活性領域）３ａを中央ゲート配線４ａの下部まで延長形成すれば、領域Ｄに流れるリカバリ電流の電流密度をさらに減少させることができる。
特に、本発明２のように、ＦＷＤセル領域（ＦＷＤ活性領域）３ａを中央ゲート配線４ａを挟んで対向するＦＷＤセル領域（ＦＷＤ活性領域）３ａと一体形成すれば、領域Ｄに流れるリカバリ電流の電流密度を最も減少させることができる。

（変更例）
(1)図３に示す本発明１の構造において、ＦＷＤ側ランナ９ｂを全部占有したＦＷＤセル領域（ＦＷＤ活性領域）３ａをさらにＩＧＢＴ側ランナ９ａの一部または全部を占有するように形成することもできる。この構造によれば、ＩＧＢＴ側ランナ９ａに蓄積されるホールをより多くＦＷＤセル領域（ＦＷＤ活性領域）３ａに吸収することができる。
(2)ＦＷＤセル３０を構成するＰ＋層３１は、ドット状に形成することもできる。また、隣接するＰ＋層３１の配置は、千鳥状でもよいし、同じ位置でもよい。さらに、全面がＰ＋層３１であってもよい。配置間隔は、等間隔でもよいし、等間隔でなくてもよい。
(3)ＩＧＢＴセル１０は、プレーナ型の構造でもよく、ＩＧＢＴとして機能すれば構造は限定されない。

この発明の実施形態に係る半導体装置の説明図であり、（ａ）は平面図、（ｂ）は中央ゲート配線近傍の拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面説明図である。図１に示す半導体装置１を破線で囲まれた領域Ａにて切断した部分の立体構造を示す断面図である。図２の平面図である。他の構造の半導体装置を示す平面図である。シミュレーションの結果を示すグラフである。図１０に示した半導体装置５の説明図であり、（ａ）は半導体装置５の平面図、（ｂ）は（ａ）に示す半導体装置５の中央ゲート配線領域４ａ付近の部分拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面説明図である。図６（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。図７の平面図である。図８に示す半導体装置の部分断面図であり、（ａ）は、図８において破線で囲まれた領域Ｆにて切断した部分のＩＧＢＴセルの断面説明図、（ｂ）は、領域Ｇにて切断した部分のＦＷＤセルの断面説明図である。インバータ回路の一例である。ＩＧＢＴおよびＦＷＤの電圧および電流の過渡特性を示す説明図である。

符号の説明

１，５・・半導体装置、２，２ａ・・ＩＧＢＴセル領域、２ｂ・・ＩＧＢＴ活性領域、
２ｃ・・ＩＧＢＴ活性領域の終端、２ｄ・・ＩＧＢＴセル領域の終端、
３，３ａ・・ＦＷＤ活性領域（ＦＷＤセル領域）、３ｂ・・延長領域、
３ｃ・・ＦＷＤ活性領域の終端、４・・ゲート配線、４ａ・・中央ゲート配線、
４ｂ・・外周ゲート配線、５ａ・・ＩＧＢＴ、５ｂ・・ＦＷＤ、６・・半導体基板、
７・・インバータ回路、８・・昇降圧コンバータ、９・・ゲート配線領域、
９ａ・・ＩＧＢＴ側ランナ、９ｂ・・ＦＷＤ側ランナ、１０・・ＩＧＢＴセル、
１１・・コレクタ電極、１２・・Ｐ＋層、１３・・ＦＳ層、１４・・Ｎ−層、
１５・・シリコン酸化膜、１６・・エミッタ電極、１７・・ＢＰＳＧ層、
１８・・ゲート電極、１９・・Ｐ層、２０・・Ｐボディ層、２１・・エミッタＮ層、
２２・・トレンチ、２３・・チャネルＰ領域、３０・・ＦＷＤセル、３１・・Ｐ＋層、
３２・・Ｐ−層、３３・・Ｎ＋層。

Claims

絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＦＷＤセル領域の活性領域の終端が、そのＦＷＤセル領域に並設されたＩＧＢＴセル領域の活性領域の終端よりも前記ゲート配線に近付いてなることを特徴とする半導体装置。
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＦＷＤセル領域の活性領域の終端が、前記ゲート配線の下部に配置された絶縁層を介して前記ゲート配線の前記ＦＷＤセル領域側の端部に達してなることを特徴とする半導体装置。
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＦＷＤセル領域の活性領域の終端が、前記ゲート配線の下部に配置された絶縁層を介して前記ゲート配線と重なってなることを特徴とする半導体装置。
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＦＷＤセル領域の活性領域が、前記ゲート配線の下部に配置された絶縁層を介して前記ゲート配線を越えてなることを特徴とする半導体装置。
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＦＷＤセル領域の活性領域と前記ゲート配線の前記ＦＷＤセル領域側の端部との間に形成された領域の面積が、前記ＩＧＢＴセル領域と前記ゲート配線の前記ＩＧＢＴセル領域側の端部との間に形成された領域の面積よりも小さいことを特徴とする半導体装置。
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルの各ゲート電極と外部電極とを電気的に接続するゲート配線が前記ＩＧＢＴセル領域およびＦＷＤセル領域の各終端に沿って配置された半導体装置において、
前記ＩＧＢＴセル領域と、これに並設された前記ＦＷＤセル領域とからなる組が、前記ゲート配線の両側にそれぞれ配置されており、一方の組の前記ＦＷＤセル領域の各ＦＷＤセルと他方の組のＦＷＤセル領域の各ＦＷＤセルとが、前記ゲート配線の下部に配置された絶縁層を越えて一体形成されてなることを特徴とする半導体装置。
前記ＩＧＢＴセル領域と、これに並設された前記ＦＷＤセル領域とからなる組が、前記ゲート配線の両側にそれぞれ配置されてなることを特徴とする請求項１ないし請求項５のいずれか１つに記載の半導体装置。
前記組を複数配列してなるセル領域列が前記ゲート配線の両側にそれぞれ配置されてなることを特徴とする請求項６または請求項７に記載の半導体装置。