JPH0685242A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ライフタイム制御によりターンオフ時間の短
縮をめざした半導体パワーデバイスにおいて、ターンオ
フ時間とオン電圧のトレードオフ関係を改善する。 【構成】 アノードショート型ＰゲートＧＴＯは、ｎ^-
型半導体基板であるｎ^-型ベース領域１内の表面側にｎ
⁺ 型カソード領域１４及びｐ型ゲート領域１３が形成さ
れ、ｎ^- 型ベース領域１内の裏面側には選択的にｐ⁺ 型
アノード領域１２が形成され、ｎ^- 型ベース領域１の裏
面全体にはアノード電極１８が形成されている。そし
て、上記ｎ^- 型ベース領域１内のｐ⁺ 型アノード領域１
２の前面のアノード前面領域１ａにのみ再結合中心とな
るプロトンが打ち込まれている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
にゲート・ターンオフ・サイリスタ（ＧＴＯ）、静電誘
導サイリスタ（ＳＩＴｈｙ）、ＭＯＳコントロール・サ
イリスタ（ＭＣＴ）、ＩＧＢＴなどの半導体パワーデバ
イスに関する。

【０００２】

【従来の技術】さまざまな分野で利用される半導体パワ
ーデバイスは、自動車用、情報機器関連などの用途に応
じて高速スイッチングが要求されることも多い。この高
速スイッチングを達成するためには、ターンオフ時間の
短縮が大きな要因となるが、そのための手段の一つとし
てライフタイム制御が行われている。ライフタイム制御
とは、半導体デバイスのある領域（主にベース領域）に
不純物をドープする等してその領域中に過剰に蓄積され
たキャリアの寿命、つまりライフタイムを制御するもの
であり、その時ドープする不純物をライフタイムキラー
と呼ぶ。

【０００３】従来、上記ライフタイムキラーとしては、
金や白金などの重金属が用いられていた。これらの金や
白金が拡散された半導体領域中では、深い準位（deep l
evel) が形成され、この深い準位にキャリアが捕獲さ
れ、電子と正孔の再結合が起こる。一般にこのような再
結合が起こるエネルギー準位は再結合中心と呼ばれてい
る。そして、半導体デバイスにおいては、この再結合中
心を、オン抵抗が余り増加しないように主電流が流れる
領域の適切な位置に適切な濃度で生成することにより、
ターンオフ時には蓄積キャリアを短時間で消滅すること
ができ、この結果としてターンオフ時間を短縮できる。

【０００４】しかしながら、金や白金などの重金属を用
いた従来のライフタイム制御には以下の問題があった。
すなわち、これらの重金属は一般に拡散によりドープさ
れるので、必要な位置にのみ必要な濃度で再結合中心を
生成することが困難であった。この問題を解決するため
にイオン打ち込みによってこれらの重金属をドープする
方法があり、ドープ位置及びドーピング濃度を正確に制
御できるが、その打ち込み深度には限界があり、最適な
位置に再結合中心を生成することは困難であった。

【０００５】そこで、近年注目されている技術が、プロ
トン、ヘリウムイオン、重水素イオン等の軽元素イオン
をライフタイムキラーとして打ち込む方法である。図７
に、アノード側からプロトンをライフタイムキラーとし
てアノード前面に一様に打ち込んだアノードショート型
ゲート・ターンオフ・サイリスタ（以下、ＧＴＯとす
る）の一構成を示す。

【０００６】図７に示すアノードショート型ＧＴＯは、
まず、半導体基板であるｎ^- 型ベース領域１１の裏面に
選択的にｐ⁺ 型のアノード領域１２が形成されている。
アノード電極１８は上記半導体基板の裏面側、すなわ
ち、ｐ⁺ 型アノード領域１２上及びｎ^- 型ベース領域１
１上に形成されている。またｎ^- 型ベース領域１１の表
面側には、ｐ型ゲート領域１３が形成され、このｐ型ゲ
ート領域１３内にｎ⁺ 型カソード領域１４が形成されて
いる。そして、これらの領域１３，１４上にそれぞれゲ
ート電極（Ｇ）１６、カソード電極（Ｋ）１７が形成さ
れている。尚、ゲート電極１６とカソード電極１７は、
絶縁膜１５により電気的に分離されている。また、ｎ^-
型ベース領域１１内には、図中において、×印で示すよ
うに、ｐ⁺型アノード領域１２上にアノード側から所定
の加速エネルギーで打ち込まれたライフタイムキラーと
してのプロトンが打ち込まれている。

【０００７】上記構成のＧＴＯをオンする際には、まず
ゲート電極１６から正のゲート・トリガ電流を流して、
ｎ⁺ 型カソード領域１４をエミッタ、ｐ型ゲート領域１
３をベース、ｎ^- 型ベース領域１１をコレクタとするｎ
ｐｎ型トランジスタをオンさせる。

【０００８】このことにより、ｎ⁺ 型カソード領域１４
から注入される電子の一部がｐ型ゲート領域１３を通過
してｎ^- 型ベース領域１１に供給され、ｐ⁺ 型アノード
領域１２の近傍に引き寄せられる。このｐ⁺ 型アノード
領域１２の近傍に到達した電子は、ｐ⁺ 型アノード領域
１２とｎ^- 型ベース領域１１との間のｐｎ接合面におけ
る正孔に対する電位障壁（potential barrier)を低下さ
せ、ｐ⁺ 型アノード領域１２からｎ^- 型ベース領域１１
への正孔の注入を促進する。この注入された正孔は、ｐ
⁺ 型アノード領域１２をエミッタ、ｎ^- 型ベース領域１
１をベース、ｐ型ゲート領域１３をコレクタとするｐｎ
ｐ型トランジスタのベース電流となる。従って、ｐ⁺ 型
アノード領域１２からｐ型ゲート領域１３へｎ^- 型ベー
ス領域１１を介して正孔、つまり電流が流れ、この電流
が前述のｎｐｎ型トランジスタのベース電流となるの
で、ＧＴＯはサイリスタ動作にはいる。

【０００９】このとき、アノード電極１８に直接接して
いるｐ⁺ 型アノード領域１２、１２間に形成されたアノ
ードショート領域１１ａに到達した電子は、ｎ^- 型ベー
ス領域１１に蓄積されることなく直ちにアノード電極１
８に達する。このアノードショート領域１１ａからの正
孔の供給はないので、アノードショート型のＧＴＯは、
このアノードショート領域１１ａとｐ⁺ 型アノード領域
１２との面積比を変化させることによって、電流増幅率
を制御することができる。

【００１０】一方、ＧＴＯをオフさせるには、ゲート電
極１６から負のゲート・トリガ逆電流を流し、ｎ^- 型ベ
ース領域１１に蓄積しているキャリアを消失させること
によって行う。従って、この蓄積されたキャリアを、ゲ
ート電極１６から引き抜くまでに要する時間を短縮する
ことによりターンオフ時間の短縮化が可能となる。

【００１１】図７に示す構成のＧＴＯにおいて、このタ
ーンオフ時間を短縮するための一手方として用いている
のが、ライフタイムキラーとしてプロトンを打ち込む方
法である。

【００１２】このｎ^- 型ベース領域１１に打ち込まれる
プロトンは、上述のＧＴＯをオフする際にライフタイム
キラーとして働く。すなわち、図中×印で示すプロトン
がｎ ^- 型ベース領域１１内において再結合中心を形成
し、キャリアを再結合することにより消滅させる。この
ようにして、ｎ^- 型ベース領域１１内に蓄積されていた
キャリアは、ライフタイムキラーであるプロトンによっ
て消滅させられるので、ＧＴＯのターンオフ時に、ＧＴ
Ｏのターンオフ時間が短縮され、高速スイッチングが可
能になる。

【００１３】

【発明が解決しようとする課題】従来、ライフタイム制
御のためにアノードショート型のＧＴＯに打ち込むプロ
トンは、図７中に×印で示すようにアノード側のｎ^- 型
ベース領域１１のｐ⁺ アノード領域１２の上方に所定の
深度でかつ一様に打ち込まれていた。同図において、ｐ
⁺ 型アノード領域１２の前面に打ち込まれたプロトン
は、ｐ⁺ 型アノード領域１２近傍に蓄積しているキャリ
ア（電子）を再結合するとともに、ｐ⁺ 型アノード領域
１２より注入されるキャリア（正孔）も再結合するの
で、ターンオフ時間の短縮に寄与する。しかしながら、
アノードショート領域１１ａにおいては、キャリア（電
子）が蓄積されず、かつキャリア（正孔）の注入も起こ
らないため、ターンオフ時にキャリアの再結合はほとん
ど起こらず、アノードショート領域１１ａの前面に打ち
込まれたプロトン（破線で囲まれた×印の部分）は、タ
ーンオフ時間の短縮には寄与しない。

【００１４】ところで、ｎ^- 型ベース領域１１内に打ち
込まれたプロトンは、ライフタイムキラーとしてターン
オフ時間の短縮に寄与する一方で、ＧＴＯがオン動作を
している状態においても、ｎ^- 型ベース領域１１内の有
効キャリアと再結合する。この結果、ｎ^- 型ベース領域
１１内を流れる主電流に寄与するキャリアが減少するこ
とによって、事実上、オン抵抗が増加し、ＧＴＯのオン
電圧を上昇させる。

【００１５】このように、前記のアノードショート領域
１１ａに打ち込まれたプロトンは、ターンオフ時間の短
縮に寄与しないだけでなく、逆にオン電圧を上昇させて
しまう一因となっていた。

【００１６】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、ライフタイム制御によ
り、ターンオフ特性を維持しながらオン電圧を低減させ
る半導体装置を実現することである。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
第１の導電型の半導体基板の表面側に形成された第２の
導電型の第２の半導体領域と、該第２の半導体領域内の
表面に形成された第１の導電型の第１の半導体領域と、
前記半導体基板の裏面側に所定間隔を隔てて選択的に形
成された第２の導電型の第３の半導体領域とを有し、前
記第１の半導体領域と前記第３の半導体領域との間を主
電流が流れる半導体装置において、前記半導体基板中の
前記第３の半導体領域を通る電流の電流路上にのみ再結
合中心を形成してある。また、前述の再結合中心は、プ
ロトン、重水素イオン、ヘリウムイオンといった軽元素
イオンのうちの少なくともいずれかを打ち込むことによ
って形成される。

【００１８】

【作用】本発明の半導体装置においては、半導体装置が
オン動作をしている時には、半導体基板と第３の半導体
領域との接合面の近傍にキャリアが蓄積される。この蓄
積されたキャリアは半導体基板と第３の半導体領域の上
方にのみ形成された再結合中心により消失させられるの
で、ターンオフ時間が短縮される。

【００１９】一方、半導体基板内の第３の半導体領域間
に挟まれた領域では、半導体装置がオン動作をしている
ときには、第１の半導体領域から供給されるキャリアは
蓄積されることなく直ちに電極に到達する。このため、
半導体装置全体でのオン抵抗は低減し、オン電圧は、従
来よりも低下する。したがって、ターンオフ特性を維持
したまま、オン電圧を従来よりも低減させることができ
る。

【００２０】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明の一実施例であるア
ノードショート型ｐゲートＧＴＯの断面図である。

【００２１】同図において、ｎ^- 型ベース領域１は、図
７の従来例におけるｎ^- 型ベース領域１１に相当し、符
号１２〜１８は図７における同一符号の領域と同一の領
域を示している。

【００２２】すなわち、ｎ^- 型半導体基板をｎ^- 型ベー
ス領域１とし、その裏面には、例えば熱拡散によりｐ⁺
型アノード領域１２が選択的に形成されている。一方、
上記ｎ^- 型ベース領域１の表面には、例えば熱拡散によ
りｐ型ゲート領域１３が所定の深さで形成されている。
そして、このｐ型ゲート領域１３内の表面側には、ｎ ⁺
型カソード領域１４が所定の深さで形成されている。こ
のｎ⁺ 型カソード領域１４は例えば以下に示すような方
法により形成される。

【００２３】すなわち、上記ｎ^- 型ベース領域１の上面
全体に、例えば熱酸化によってシリコン酸化膜などの絶
縁膜１５を一様に形成する。次に、ｐ型ゲート領域１３
上の絶縁膜１５を選択的に除去し、この絶縁膜１５をマ
スクとして、ｐ型ゲート領域１３内にｎ^- 型ベース領域
１の表面から例えば熱拡散により多量のｎ型不純物を注
入し、ｐ型ゲート領域１３より浅くｎ⁺ 型カソード領域
１４を形成する。

【００２４】そして次に、アルミニウムなどから成るゲ
ート電極１６、カソード電極１７をそれぞれｐ型ゲート
領域１３、ｎ⁺ 型カソード領域１４の上面に、例えばス
パッタリングにより形成し、ｎ^- 型ベース領域１の裏面
にはＣｒ，Ｎｉ，Ａｕの３層から成るアノード電極１８
を全面に形成する。これによりアノード電極１８は、ｐ
⁺ 型アノード領域１２のみならず、ｎ^- 型ベース領域１
とも電気的に接続されている。尚、以後このｎ^- 型ベー
ス領域１において、ｐ⁺ 型アノード領域１２の前面をア
ノード前面領域１ａと呼び、ｎ^- 型ベース領域１の裏面
側のｐ⁺ 型アノード領域１２、１２の間の領域をアノー
ドショート領域１ｂと呼ぶことにする。

【００２５】ｎ^- 型ベース領域１内において、上記ｐ⁺
型アノード領域１２の前面上方には、プロトン（図中、
×印で示す）が打ち込まれている。このライフタイムキ
ラーとしてのプロトンは、例えば、アノード側から打ち
込まれる。このとき、アノードショート領域１ｂの前面
１ｃへのプロトンの打ち込みを禁止するために、例え
ば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａ
ｕ）等から成るマスク１９を形成する。このマスク１９
は例えば、アノードショート領域１ｂに対向してメッシ
ュ形状にアルミニウム等により形成される。すなわち、
プロトンを打ち込む方向から見て、ｐ⁺ 型アノード領域
１２に対向する位置が空孔となり、アノードショート領
域１ｂに対向する位置にのみ所定の膜厚でアルミニウム
等が設けられる。プロトンは、このマスク１９の間の空
孔部分を通り抜けてｐ⁺ 型アノード領域１２よりも深い
位置まで到達するような加速エネルギーで打ち込まれ
る。このマスク１９の膜厚は、上記所定の加速エネルギ
ーで照射されるプロトンが、マスク１９を貫通してもア
ノード電極１８にまで到達することのないような厚さに
設定される。従って、上記所定の加速エネルギーでアノ
ード側から照射されプロトンは、アノード前面領域１ａ
にのみ到達する。

【００２６】次に、上述のようにプロトンが選択的にア
ノード前面領域１ａにのみ打ち込まれたアノードショー
ト型ｐゲートＧＴＯの動作について説明する。ターンオ
ン時の動作は、基本的に従来例と同じである。すなわ
ち、ゲート電極１６から正のゲート・トリガ電流を流す
と、ｎ⁺ 型カソード領域１４、ｐ型ゲート領域１３、及
びｎ^- 型ベース領域１から構成されるｎｐｎ型トランジ
スタがオンになり、ｎ⁺ 型カソード領域１４からｐ型ゲ
ート領域１３を介してｎ^- 型ベース領域１へ電子が供給
される。この電子は、アノード前面領域１ａとアノード
ショート領域１ｂの両領域に到達する。アノード前面領
域１ａに到達した電子は、その一部が再結合中心である
プロトンに捕獲され、再結合して消滅するが、他の電子
はｐ⁺ 型アノード領域１２の前面近傍に蓄積し、ｐ⁺ 型
アノード領域１２からｎ^- 型ベース領域１への正孔の注
入を促進する。

【００２７】また、アノードショート領域１ｂの前面１
ｃにはライフタイムキラーであるプロトンが打ち込まれ
ていないので、この領域に到達した電子は、ほとんど再
結合されることなくアノード電極１８に流れ込む。従っ
て、このアノードショート領域１ｂの前面１ｃで消滅す
るキャリアの数が減少することにより、図７に示した従
来のアノードショート型ｐゲートＧＴＯと比べてオン抵
抗が低くなり、オン電圧を低く抑えることができる。

【００２８】ターンオフ時の動作も、基本的には従来例
と同じである。すなわち、ゲート電極１６から蓄積キャ
リアを引き抜くことにより行う。このとき、アノード前
面領域１ａには、蓄積された電子とともに、ｐ⁺ 型アノ
ード領域１２から注入される正孔が存在しているが、こ
れらのキャリアはライフタイムキラーであるプロトンと
短時間内に再結合して消滅させられるので、ＧＴＯのタ
ーンオフ時間が短縮される。

【００２９】また、ターンオフ時において、アノードシ
ョート領域１ｂでは、電子の蓄積がなく、また正孔の注
入もないので、プロトンの有無とライフタイムとは無関
係である。従って、このアノードショート領域１ｂの前
面１ｃにプロトンが存在しなくても、ターンオフ時間が
従来例よりも遅くなることはない。

【００３０】図１に示すアノードショート型ｐゲートＧ
ＴＯにおいては、ライフタイムキラーとしてのプロトン
がアノード前面領域１ａにのみ選択的に打ち込まれた構
造となっているので、従来例と同一のターンオフ特性を
有しつつ、オン電圧を低減される。

【００３１】次に、図２乃至図６を参照しながら本発明
の他の実施例を説明する。図２は、本発明の他の実施例
であるＧＴＯの断面図である。このＧＴＯは、上述した
図１に示すアノードショート型ｐゲートＧＴＯのｎ^- 型
ベース領域１内のアノード電極１８側にｐ⁺ 型アノード
領域１２よりも深くｎ型バッファ領域２０を設けた例で
ある。このｎ型バッファ領域２０は、ゲート（Ｇ）−カ
ソード（Ｋ）間が逆バイアスされたときに、不純物濃度
の低いｎ^- 型ベース領域１′に広がる空乏層がｐ⁺ 型ア
ノード領域１２まで達してパンチスルーが引き起こされ
ることを防止するためのものであり、このｎ型バッファ
領域２０を設けることにより、ターンオフ時にゲート電
極１６に流す負のトリガー電流を大きくすることが可能
になる。また、このような構成にすることにより、ｎ^-
型ベース領域１′を薄くすることが出来るので、オン抵
抗を小さくできる。尚、この構成のＧＴＯにおいては、
図２中においてＸ印で示すように、ライフタイムキラー
としてのプロトンはｎ型バッファ領域２０内のｐ⁺ 型ア
ノード領域１２の前面にのみ選択的に打ち込まれてい
る。したがって、上述した図１に示すＧＴＯと同様な効
果が得られる。

【００３２】次に、図３は、図１に示すアノードショー
ト型ｐゲートＧＴＯとは逆導電型のアノードショート型
ｎゲートＧＴＯの断面図である。このアノードショート
型ｎゲートＧＴＯにおいては、ｐ^- 型ベース領域２１の
裏面側に選択的にｎ⁺ 型アノード領域２２が形成され、
そのｎ⁺ 型アノード領域２２が形成されたｐ^- 型ベース
領域２１の裏面全体にアノード電極２８が形成されてい
る。また、ｐ^- 型ベース領域２１の表面側には、ｎ型ゲ
ート領域２３及びｐ⁺ 型カソード領域２４が形成され、
それぞれの領域２３，２４上には、それぞれゲート電極
２６及びカソード電極２７が電気的に接続して形成され
いている。そして、ゲート電極２６とカソード電極２７
は、絶縁膜２５によって電気的に分離されている。この
アノードショート型ｎゲートＧＴＯにおいては、ｐ^- 型
ベース領域２１内のｎ⁺ 型アノード領域２２の前面にの
み選択的にプロトン（図中において×印で示されてい
る）が打ち込まれ、上述した図１のＧＴＯと同様の効果
を有する。

【００３３】続いて、図４は、本発明の別の実施例であ
る表面ゲート型静電誘導サイリスタの断面図である。同
図において、ｎ^- 型ベース領域３１の裏面側には、選択
的にｐ⁺ 型アノード領域３２が形成され、このｐ⁺ 型ア
ノード領域３２が形成されたｎ^- 型ベース領域３１の裏
面全体にアノード電極３８が設けられている。そして、
ｎ^- 型ベース領域３１の表面側には、ｐ⁺ 型ゲート領域
３３が複数形成され、これらのｐ⁺ 型ゲート領域３３間
にｎ⁺ 型カソード領域３４が形成されている。そして、
ゲート電極３６及びカソード電極３７が、それぞれｐ⁺
型ゲート領域３３及びｎ⁺ 型カソード領域３４の表面に
電気的に接続して設けられ、これらの電極３６，３７は
絶縁膜３５によって電気的に分離されている。そして、
ｎ^- 型ベース領域３１内のｐ⁺ 型アノード領域３２の前
面にのみ選択的にプロトン（図中において×印で示す）
が打ち込まれている。

【００３４】続いて、図５は、本発明のさらに別の実施
例である埋め込みゲート型静電誘導サイリスタの断面図
である。同図において、ｎ^- 型ベース領域４１の裏面側
には選択的にｐ⁺ 型アノード領域４２が形成され、この
ｐ⁺ 型アノード領域４２が形成されたｎ^- 型ベース領域
４１の裏面全体にアノード電極４７が形成されている。
そして、ｎ^- 型ベース領域４１の表面には、ｎ⁺ 型カソ
ード領域４４が形成され、このカソード領域４４上にカ
ソード電極４６が形成されている。また、複数のｐ⁺ 型
埋め込みゲート領域４３が、ｎ^- 型ベース領域４１内及
び表面に形成され、ｎ^- 型ベース領域４１の表面に形成
されたｐ⁺ 型ゲート４３上にはゲート電極４５が形成さ
れている。そして、ｎ^- 型ベース領域４１内のｐ⁺ 型ア
ノード領域４２の前面にのみ選択的にプロトン（図中に
おいて×印で示す）が打ち込まれている。

【００３５】図６は、本発明のさらに別の実施例である
ＩＧＢＴの断面図である。同図において、ｎ^- 型ベース
領域５１の裏面側には選択的にｐ⁺ 型ドレイン領域５２
が形成され、これらのｐ⁺ 型ドレイン領域５２が形成さ
れたｎ^- 型ベース領域５１の裏面全体にはドレイン電極
５９が形成されている。また、ｎ^- 型ベース領域５１の
表面側にはｐ型ゲート領域５３が所定の深度で形成さ
れ、そのｐ型ゲート領域５３内の表面側にはｐ型ゲート
領域５３より浅くｎ⁺ 型ソース領域５４が形成されてい
る。さらに、ｐ型ゲート領域５３の表面にはシリコン酸
化膜（Ｓ_i Ｏ₂ ）等からなる第１の絶縁膜（ゲート酸化
膜）５５が形成され、第１の絶縁膜５５に設けられたコ
ンタクトホールにはゲート電極５６が形成されている。

【００３６】このゲート電極５６の側面及び上面は、シ
リコン酸化膜から成る第２の絶縁膜５７に覆われてい
る。また、ソース電極５８が、上記第２の絶縁膜５７に
よりゲート電極５６と分離されｎ⁺ 型ソース領域５４上
及び第２の絶縁膜５５上に形成されている。そしてｎ^-
型ベース領域５１内のｐ⁺ 型ドレイン領域５２の前面に
のみ選択的にライフタイムキラーとなるプロトン（図
中、×印で示す）が打ち込まれている。このような構成
のＩＧＢＴにおいては、ゲート電極５６に正のゲート電
圧を印加すると、ｐ型ゲート領域５３の表面付近が反転
層となってｎチャネルが形成され、ｎ⁺ 型ソース領域５
４からｎ^- 型ベース領域５１へ電子が供給される。

【００３７】尚、上述した実施例で、再結合中心を生成
するために打ち込むイオンとして、プロトンを用いてい
るが、本発明は、これに限定されることなく、重水素イ
オン、ヘリウムイオン等の他の軽元素イオンを打ち込む
ようにしてもよい。

【００３８】また、図１に示すＧＴＯにおいて、マスク
１９として使用される部材は、アルミニウムの他、クロ
ムや金など、所定加速エネルギーで打ち込まれるタイム
ライフキラー用のイオンをさえぎる部材であれば特に限
定されるものではない。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
再結合中心をアノード領域の前面にのみ選択的に打ち込
むようにしたので、ターンオフ時間特性を維持しなが
ら、オン動作時のオン電圧を低減することが可能とな
る。従って、オン電圧とターンオフ時間のトレードオフ
関係が改善される。

【図面の簡単な説明】

【図１】本発明の一実施例である選択的にプロトンを打
ち込んだアノードショート型ｐゲートＧＴＯの断面図で
ある。

【図２】図１のアノードショート型ｐゲートＧＴＯのベ
ース領域にバッファ領域を形成したアノードショート型
ｐゲートＧＴＯの断面図である。

【図３】図１のアノードショート型ｐゲートＧＴＯの導
電型を反転させたアノードショート型ｎゲートＧＴＯの
断面図である。

【図４】本発明の一実施例である表面ゲート型静電誘導
サイリスタの断面図である。

【図５】本発明の一実施例である埋め込みゲート型静電
誘導サイリスタの断面図である。

【図６】本発明の一実施例であるＩＧＢＴの断面図であ
る。

【図７】アノード側全面にプロトンを打ち込んだ従来の
アノードショート型ｐゲートＧＴＯの断面図である。

【符号の説明】

１ ｎ^- 型ベース領域 １ａ アノード前面領域 １ｂ アノードショート領域 １２ ｐ⁺ 型アノード領域 １３ ｐ型ゲート領域 １４ ｎ⁺ 型カソード領域 １５ 絶縁膜 １６ ゲート電極 １７ カソード電極 １８ アノード電極 １９ マスク

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の導電型の半導体基板の表面側に形
   成された第２の導電型の第２の半導体領域と、該第２の
   半導体領域内の表面に形成された第１の導電型の第１の
   半導体領域と、前記半導体基板の裏面側に所定間隔隔て
   て選択的に形成された第２の導電型の第３の半導体領域
   とを有し、前記第１の半導体領域と前記第３の半導体領
   域との間を主電流が流れる半導体装置において、 前記半導体基板中の前記第３の半導体領域を通る電流の
   電流路上にのみ再結合中心を形成したことを特徴とする
   半導体装置。
2. 【請求項２】 前記再結合中心はイオン打ち込み法によ
   って生成されることを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】 前記イオン打ち込み法によって打ち込ま
   れるイオンはプロトン、重水素イオン、ヘリウムイオン
   のうちの少なくともいずれかであることを特徴とする請
   求項２記載の半導体装置。