CN108198812A - 瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
本发明公开了瞬态电压抑制器及其制造方法，瞬态电压抑制器包括：半导体衬底；外延层，设置于半导体衬底的第一表面之上；第一埋层，从半导体衬底的第一表面向半导体衬底内延伸，第一埋层与半导体衬底形成PN结；第二埋层，部分第二埋层和部分第一埋层形成第一瞬态电压抑制管；多个隔离区，分别从外延层表面延伸至第一埋层或第二埋层内；多个阱区，从外延层表面延伸至外延层内，多个阱区中的至少一个阱区与相应的隔离区接触以形成第二瞬态电压抑制管，至少部分第一埋层与半导体衬底电相连以使PN结被短路。本发明提供的瞬态电压抑制器具有双向瞬态电压抑制功能，电容低、体积小、制成简单，且能够从正反两面分别引出电极。
Description
技术领域
本发明涉及半导体微电子技术领域，更具体地，涉及一种瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器(Transient Voltage Suppressor,TVS)是目前普遍实用的一种高效能电路保护器件，其外形与普通二极管无异，但其特殊的结构和工艺设计使其能够吸收高达数千瓦的浪涌功率。瞬态电压抑制器的工作机理是：在反向应用条件下，当瞬态电压抑制器承受一个高能量的大脉冲时，其工作阻抗会快速降至极低的导通值，从而允许大电流流过，同时把电压钳制在预定水平，一般的响应时间仅为10-12秒，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。
相对于仅能在单一方向上对电路进行保护的单向的瞬态电压抑制器，双向瞬态电压抑制器在正、反两个方向上满足符合基本对称的常规电性I-V曲线的特征，从而在实际应用中，能同时保护电路的两个方向，所以应用范围更广。
消费类电子的市场飞速发展，以手机和移动终端为代表的电子产品性能不断提升，手机或移动终端等对反应速度、传输速度都有较高要求，小于1pF的超低电容是瞬态电压抑制器须满足的硬性指标。
现有技术中的双向瞬态电压抑制器一般由纵向的NPN或PNP结构构成。图1a示出现有技术中具有纵向PNP结构的双向瞬态电压抑制器的结构示意图，图1b示出现有技术中具有纵向NPN结构的双向瞬态电压抑制器的结构示意图。如图1a和图1b所示的瞬态电压抑制器虽然能够实现较大的功率和较好的电压对称性，且成本低廉、工艺简单，但这种结构的双向瞬态电压抑制器的电容较大，不能满足目前市场对瞬态电压抑制器的需求。
图2a示出现有技术的利用两组单向低电容芯片串联封装的双向瞬态电压抑制器的原理示意图。为实现双向瞬态电压抑制器，可以将两组分离的、性能完全一样的单向瞬态电压抑制器按照图2a所示的方式串联以实现电容较小的双向瞬态电压抑制器。然而这种双向瞬态电压抑制器须有将两组单向瞬态电压抑制器串联封装，成本较高，并且对于较小的封装体，两组单向瞬态电压抑制器无法同时封装，增加了工艺制程方面的难度。
图2b示出现有技术的一种两通道的单向低电容瞬态电压抑制器的原理示意图。如图2b所示，由于两通道的单向低电容瞬态电压抑制器的两个通道端完全对称，因此可以直接将两通道的单向低电容瞬态电压抑制器的两个通道端引出以实现双向低电容的瞬态电压抑制。然而，在这种应用下，由于两通道的单向低电容瞬态电压抑制器的两个通道端必须同时从正面引出，因此芯片面积会增大，不适合较小的封装体；同时，由于在封装过程中，两通道的单向瞬态电压抑制器的两个通道端必须各打一根金属线以引出两个通道端，这也会增加制造成本。
图2c示出现有技术的一种利用多颗独立的整流二极管和普通瞬态电压抑制二极管封装集成的双向瞬态电压抑制器的原理示意图。如图2c所示，由于该双向瞬态电压抑制器中需要在基岛上放置2颗芯片，因此容易导致封装缺陷发生的概率增大，从而使芯片贴片的成本较高；在封装过程中，两个通道端需要各打一根金属线，也使得成本增加；同时，由于多颗芯片的集成封装需要较大的空间，因此整个双向瞬态电压抑制器的尺寸较大，不适合较小的封装体。
因此，需要一种新的、结合了低电容设计的且能够从正反两面分别引出电极的双向瞬态电压抑制器。
发明内容
为了解决上述现有技术存在的问题，本发明提供一种瞬态电压抑制器及其制造方法，以满足高性能、低成本、低电容、双向瞬态电压抑制、小体积封装以及具有能够从正反两面分别引出电极的结构等市场要求。
根据本发明的一方面，提供了一种瞬态电压抑制器，其中，包括：第一掺杂类型的半导体衬底；第一掺杂类型的外延层，设置于所述半导体衬底的第一表面之上；第二掺杂类型的第一埋层，从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二掺杂类型与所述第一掺杂类型相反，所述第一埋层与所述半导体衬底形成PN结；第一掺杂类型的第二埋层，部分所述第二埋层和部分所述第一埋层形成第一瞬态电压抑制管；多个隔离区，分别从所述外延层表面延伸至所述第一埋层或所述第二埋层内；多个阱区，从所述外延层表面延伸至所述外延层内，所述多个阱区中的至少一个阱区与相应的所述隔离区接触以形成第二瞬态电压抑制管，其中，至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路，所述第一瞬态电压抑制管和所述第二瞬态电压抑制管分别连接在第一电极和第二电极之间，所述第二瞬态电压抑制管的阴极经所述半导体衬底与所述第一瞬态电压抑制管的阳极电相连。
优选地，所述半导体衬底、所述第一埋层和所述第二埋层、所述外延层、所述多个隔离区和所述多个阱区形成双向瞬态电压抑制电路，所述双向瞬态电压抑制电路包括：第一整流管和第二整流管，分别与所述第一瞬态电压抑制管和所述第二瞬态电压抑制管反向串联；所述第一瞬态电压抑制管和所述第二瞬态电压抑制管，所述第二瞬态电压抑制管的阴极与所述第一瞬态电压抑制管的阳极电相连以引出为所述第二电极，所述第一整流管的阳极与所述第二整流管的阴极电相连并引出为所述第一电极，所述PN结连接在所述第二电极和所述第一瞬态电压抑制管的阳极之间。
优选地，所述第一埋层和所述第二埋层分别包括第一部分和第二部分，所述第二埋层的第一部分从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二埋层的第二部分从所述第一埋层的第一部分向所述第一埋层内延伸，所述第一埋层的第一部分与所述半导体衬底形成所述PN结，且与所述第二埋层的第二部分形成所述第一瞬态电压抑制管。
优选地，所述多个隔离区包括：第二掺杂类型的第一隔离区，包括第一部分和第二部分，所述第一隔离区的第一部分与所述第一埋层的第一部分相连以在所述外延层内限定出第一隔离岛，所述第一隔离区的第二部分与所述第一埋层的第二部分相连以在所述外延层内限定出第二隔离岛；第一掺杂类型的第二隔离区，包括第一部分和第二部分，所述第二隔离区的第一部分与所述第二埋层的第二部分相连以在所述第一隔离岛内限定出所述外延层的第三隔离岛，所述第二隔离区的第二部分与所述第二埋层的第一部分相连以形成导电通路。
优选地，所述多个阱区包括：第二掺杂类型的第一阱区，所述第一阱区包括第一部分和第二部分，所述第一阱区的第一部分位于所述第三隔离岛内以与所述第三隔离岛形成所述第一整流管，所述第一阱区的第二部分与所述第二隔离区的第二部分接触以形成所述第二瞬态电压抑制管，所述第一隔离区的第二部分作为所述第二整流管的阳极与所述第一阱区的第二部分接触相连；第一掺杂类型的第二阱区，所述第二阱区的第一部分位于所述第二隔离岛内并作为所述第二整流管的阴极。
优选地，所述第二阱区的第一部分与所述第一阱区的第一部分通过电极引线电相连并作为所述第一电极引出，所述半导体衬底的第二表面设有金属层以将所述半导体衬底作为所述第二电极引出，所述半导体衬底的第一表面和第二表面相背。
优选地，所述第二阱区还包括第二部分，所述第二阱区的第二部分从所述外延层的上表面延伸至所述外延层中，且与所述第一隔离区的第一部分电连接。
优选地，所述第二阱区的第二部分与所述第一隔离区的第一部分通过位于所述外延层的上表面的电极端子电连接。
优选地，所述瞬态电压抑制器还包括导电的连通部件，所述连通部件经所述外延层的上表面延伸至所述半导体衬底内并与所述第一隔离区的第一部分接触。
根据本发明的另一方面，还提供了一种瞬态电压抑制器的制造方法，其中，包括：提供第一掺杂类型的半导体衬底；形成第二掺杂类型的第一埋层，所述第一埋层从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二掺杂类型与所述第一掺杂类型相反，所述第一埋层与所述半导体衬底形成PN结；形成第一掺杂类型的第二埋层，部分所述第二埋层与部分所述第一埋层形成第一瞬态电压抑制管；在第一掺杂类型的半导体衬底的第一表面之上形成第一掺杂类型的外延层；形成多个隔离区，所述多个隔离区分别从所述外延层表面延伸至所述第一埋层或所述第二埋层；形成多个阱区，所述多个阱区从所述外延层表面延伸至所述外延层内，所述多个阱区中的至少一个阱区与相应的所述隔离区接触以形成第二瞬态电压抑制管；以及将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路，所述第一瞬态电压抑制管和所述第二瞬态电压抑制管分别连接在第一电极和第二电极之间，所述第二瞬态电压抑制管的阴极经所述半导体衬底与所述第一瞬态电压抑制管的阳极电相连。
优选地，所述第一埋层和所述第二埋层分别包括第一部分和第二部分，所述第二埋层的第一部分从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二埋层的第二部分从所述第一埋层的第一部分向所述第一埋层内延伸，所述第一埋层的第一部分与所述半导体衬底形成所述PN结，且与所述第二埋层的第二部分形成所述第一瞬态电压抑制管。
优选地，形成所述多个隔离区的步骤包括：形成第二掺杂类型的第一隔离区，所述第一隔离区包括第一部分和第二部分，所述第一隔离区的第一部分与所述第一埋层的第一部分相连以在所述外延层内限定出第一隔离岛，所述第二隔离区的第二部分与所述第一埋层的第二部分相连以在所述外延层内限定出第二隔离岛；形成第一掺杂类型的第二隔离区，所述第二隔离区包括第一部分和第二部分，所述第二隔离区的第一部分与所述第二埋层的第二部分相连以在所述第一隔离岛内限定出所述外延层的第三隔离岛，所述第二隔离区的第二部分与所述第二埋层的第一部分相连以形成导电通路。
优选地，形成所述多个阱区的步骤包括：形成第二掺杂类型的第一阱区，所述第一阱区包括第一部分和第二部分，所述第一阱区的第一部分形成于所述第三隔离岛内，所述第一阱区的第二部分与所述第二隔离区的第二部分接触以形成所述第二瞬态电压抑制管，所述第一隔离区的第二部分与所述第一阱区的第二部分接触相连；形成第一掺杂类型的第二阱区，所述第二阱区的第一部分形成于所述第二隔离岛内。
优选地，所述制造方法还包括：将所述第二阱区的第一部分与所述第一阱区的第一部分电相连以引出所述第一电极；在所述半导体衬底的第二表面形成金属层以引出所述第二电极，所述半导体衬底的所述第一表面和所述第二表面相背。
优选地，将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路的步骤包括：形成所述第二阱区的第二部分，所述第二阱区的第二部分从所述外延层的上表面延伸至所述外延层中并与所述第一隔离区的第一部分电连接。
优选地，所述第二阱区的第二部分与所述第一隔离区的第一部分通过位于所述外延层的上表面的电极端子电连接。
优选地，将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路的步骤包括：形成导电的连通部件，所述连通部件经所述外延层的上表面延伸至所述半导体衬底内并与所述第一隔离区的第一部分接触。
优选地，形成导电的连通部件的步骤包括：从所述外延层的上表面向所述半导体衬底内制作接触孔，使得所述第一隔离区的第一部分至少部分裸露；在所述接触孔中填充导电材料以形成所述连通部件。
优选地，提供所述半导体衬底的步骤包括：在所述半导体衬底的第一表面预先生长第一掺杂类型的牺牲层，所述外延层的掺杂浓度小于所述牺牲层的掺杂浓度。
采用本发明的技术方案后，可获得以下有益效果：将多余的PN结的阴极和阳极相连，使得多余的PN结被短路以提升瞬态电压抑制器的性能；能够实现低电容的性能和双向瞬态电压保护的功能；能够从正反两面分别引出第一电极和第二电极；通过选用相同掺杂类型的半导体衬底、牺牲层以及外延层，降低了外延层的制作难度，从而保证了器件参数和性能的稳定；不同于常规单芯片多在外延层的上表面完成核心器件的设计和制作的集成方案，根据本发明提供的瞬态电压抑制器很大程度上利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作，因此芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，降低了封装成本，具备产业化优势。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a示出现有技术中具有纵向PNP结构的双向瞬态电压抑制器的结构示意图。
图1b示出现有技术中具有纵向NPN结构的双向瞬态电压抑制器的结构示意图。
图2a示出现有技术的利用两组单向低电容芯片串联封装的双向瞬态电压抑制器的原理示意图。
图2b示出现有技术的一种两通道的单向低电容瞬态电压抑制器的原理示意图。
图2c示出现有技术的一种利用多颗独立的整流二极管和普通瞬态抑制二极管封装集成的双向瞬态电压抑制器的原理示意图。
图3a示出本发明第一实施例提供的瞬态电压抑制器的电路图。
图3b示出图3a所示的瞬态电压抑制器的等效电路。
图4示出图3a和图3b中瞬态电压抑制器的伏安特性曲线示意图。
图5a示出本发明第一实施例的瞬态电压抑制器的部分结构示意图。
图5b示出本发明第二实施例的瞬态电压抑制器的部分结构示意图。
图6a至6k示出本发明第三实施例的瞬态电压抑制器的制造方法各个阶段的截面示意图。
图7至图9示出本发明第四实施例的瞬态电压抑制器的制造方法的部分阶段的截面示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图3a示出本发明第一实施例提供的瞬态电压抑制器的电路图，图3b示出图3a所示的瞬态电压抑制器的等效电路。
本发明第一实施例提供的瞬态电压抑制器100是双向TVS器件，其内部具有如图3所示的双向瞬态电压抑制电路，该双向瞬态电压抑制电路包括多个二极管：第一整流管D1、第二整流管D2、二极管D3、第一瞬态电压抑制管T1以及第二瞬态电压抑制管T2。其中，第一整流管D1的阳极与第二整流管D2的阴极相连以作为第一电极P1(例如位于瞬态电压抑制器100的封装正面)，第二瞬态电压抑制管T2的阴极与第一瞬态电压抑制管T1的阳极相连以作为第二电极P2(例如位于瞬态电压抑制器100的封装背面)，第二瞬态电压抑制管T2的阳极与第二整流管D2的阳极相连，二极管D3的阳极与第一瞬态电压抑制管T1的阳极相连，二极管D3的阴极与第二电极P2相连，第一瞬态电压抑制管T1的阴极与第一整流管D1的阴极相连。
其中，二极管D3(由PN结形成)的阳极和阴极相互连接，即二极管D3被短路，因此图3a所示的双向瞬态电压抑制电路100可以等效为图3b所示的等效电路。
图4示出图3a和图3b中瞬态电压抑制器的伏安特性曲线示意图。其中，横坐标表示瞬态电压抑制器的第一电极和第二电极之间的电压，纵轴表示从第一电极经瞬态电压抑制器100流向第二电极的电流。
从图4可以看出，当该瞬态电压抑制器100的第一电极P1和第二电极P2之间的反向电压超过一定阈值时，瞬态电压抑制器100能够瞬间导通大电流，使得第二电极的电压被箝位至预定水平；当瞬态电压抑制器100的第一电极P1和第二电极P2之间的正向电压超过一定阈值时，瞬态电压抑制器100能够瞬间导通大电流，使得第一电极的电压被箝位至预定水平。
具体地，结合图3可知，在浪涌发生时：如果第一电极P1和第二电极P2之间承受负电压，则第二整流管D2导通，第二瞬态电压抑制管T2承受反向电压，如果该反向电压的数值高于第二瞬态电压抑制管T2的击穿电压，则第二瞬态电压抑制管T2的工作阻抗能够立即降到一个很低的值以允许大电流通过，并且同时将第二电极P2的电压箝位至预定水平，从而保护连接在第一电极P1和第二电极P2之间的电子元件；如果第一电极P1和第二电极P2之间承受正电压，则第一整流管D1导通，第一瞬态电压抑制管T1承受反向电压，如果该反向电压的数值高于第一瞬态电压抑制管T1的击穿电压，则第一瞬态电压抑制管T1的工作阻抗能够立即降到一个很低的值以允许大电流通过，并且同时将第一电极P1的电压箝位至预定水平以保护连接在第一电极P1和第二电极P2之间的电子元件，从而实现了双向的瞬态电压抑制功能。
图5a示出本发明第一实施例的瞬态电压抑制器的部分结构示意图。
在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件。
如图5a所示，瞬态电压抑制器100包括第一电极P1、第二电极P2、半导体衬底101、位于半导体衬底101第一表面上的牺牲层(例如由外延生长工艺实现，图5a未示出)、第一埋层103、第二埋层104、位于牺牲层上的外延层105、第一隔离区106、第二隔离区107、第一阱区108以及第二阱区109。
半导体衬底101例如是重掺杂的N型半导体衬底，为了形成P型或N型半导体层或区域，可以在半导体层或区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。
在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N型衬底，掺杂剂为砷(As)。第二电极P2例如位于半导体衬底101的第二表面，半导体衬底101的第一表面和第二表面彼此相对。
牺牲层为生长在半导体衬底101第一表面的轻掺杂N型外延层，其电阻率不小于0.1Ω·cm，且厚度不小于3μm，用于作为半导体衬底101第一表面的牺牲层，该牺牲层最终将被半导体衬底101反扩散并补偿殆尽，因此在下文的部分描述中，省略了对牺牲层的描述。
第一埋层103例如是P型埋层。通过牺牲层向从半导体衬底101的第一表面注入剂量不小于E14cm-2数量级的掺杂剂(例如为硼)，并退火，以形成第一埋层103。第一埋层103包括第一部分和第二部分。
第二埋层104例如是掺杂浓度不小于E19cm-3数量级的N型重掺杂区。第二埋层104包括第一部分和第二部分，第二埋层104的第一部分从牺牲层延伸至半导体衬底101中，第二埋层104的第二部分形成于第一埋层103的第一部分中以与第一埋层103的第一部分形成第一瞬态电压抑制管T1(如图3a和3b所示)。在瞬态电压抑制器100中，第二埋层104的第一部分与半导体衬底101形成低阻的导电通路。
外延层105例如是覆盖生长在N型重掺杂的半导体衬底101的第一表面上方的N型轻掺杂区，其覆盖第二埋层104、第一埋层103以及牺牲层，且电阻率不小于5Ω·cm、厚度不小于5μm。其中，外延层105的电阻率和厚度将决定该瞬态电压抑制器100的电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
第一隔离区106例如是P型隔离区，其掺杂浓度不小于E18cm-3，掺杂剂例如为硼。第一隔离区106从外延层105的上表面延伸至外延层105中，并随着后续的高温制程进一步向半导体衬底101所在的方向延伸，最终在瞬态电压抑制器100中穿过外延层105以与第一埋层103相连。第一隔离区106包括第一部分和第二部分，第一隔离区106的第一部分与第一埋层103的第一部分相连以在外延层105中限定出第一隔离岛；第一隔离区106的第二部分与第一埋层103的第二部分相连以在外延层105中限定出第二隔离岛，其中第一隔离岛和第二隔离岛互不连通。
第二隔离区107例如是N型隔离区，其为掺杂浓度不小于E18cm-3数量级的N型重掺杂区，掺杂剂例如为磷。第二隔离区107包括第一部分和第二部分，第二隔离区107的第一部分从外延层的上表面向第一隔离岛内延伸并与第二埋层104的第二部分相连，从而在第一隔离岛内进一步限定出外延层的第三隔离岛，该第三隔离岛通过第二隔离区的第一部分与第二埋层104的第二部分相连；第二隔离区107的第二部分从外延层105表面延伸并穿过外延层105以与第二埋层104的第一部分相连，从而第二隔离区107的第二部分、第二埋层104的第一部分与半导体衬底101形成一个贯穿外延层105的低阻导电通路。其中，为了形成第三隔离岛，第二隔离区107的第一部分与第一隔离区的第一部分的内侧面至少部分重叠，即第二隔离区107的第一部分沿第一隔离区的第一部分与第一隔离岛之间的接触面从外延层的上表面延伸至第二埋层的第二部分以形成第三隔离岛。
第一阱区108例如是P型阱区，其为掺杂浓度不小于E18cm-3数量级的P型重掺杂区，掺杂剂例如为硼。第一阱区108包括第一部分和第二部分，第一阱区108的第一部分由外延层105延伸至第三隔离岛中；第一阱区108的第二部分由外延层105表面向外延层105内延伸一定深度并与第一隔离区106的第二部分接触，从而第一阱区108的第二部分与第一隔离区106的第二部分相连，同时，第一阱区108的第二部分与第二隔离区107的第二部分接触以形成第二瞬态电压抑制管T2(如图3a和3b所示)。
第二阱区109例如是N型阱区，其为注入剂量不小于E14cm-2的N型重掺杂区，掺杂剂例如为磷。第二阱区109的第一部分由外延层105表面延伸至第二隔离岛内。
在本实施例中，如图5a所示，第二阱区109还包括第二部分，第二阱区109的第二部分由外延层105表面延伸至外延层105内并与第一隔离区106的第一部分在外延层105的上表面电连接(例如通过外延层的上表面的电极端子短接)。由于第二阱区109的第二部分与外延层105、半导体衬底101都是N型掺杂区，因此第二阱区109的第二部分、外延层105以及半导体衬底101连通并与第一隔离区106的第一部分电相连，从而由第一埋层103的第一部分和半导体衬底101形成的PN结(即图3a和3b所示的二极管D3)被短路。
优选地，第二阱区109的第二部分与第一隔离区106的第一部分之间存在至少一个接触区域。
优选地，瞬态电压抑制器100还包括绝缘层，绝缘层覆盖外延层105的上表面并在第一阱区108的第一部分和第二阱区109的第一部分的对应位置处设有接触孔，接触孔内设置有电极端子，使得第一电极P1能够利用电极引线和接触孔内的电极端子将第一阱区108的第一部分和第二阱区109电相连并引出。绝缘层在第二阱区109的第二部分的对应位置处也设有接触孔，接触孔内也设置有电极端子，使得第二阱区109的第二部分与第一隔离区106的第一部分能够直接通过接触孔内的电极端子在外延层的上表面电相连。
绝缘层例如由氧化硅或氮化硅组成，电极端子和电极引线例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
图5b示出本发明第二实施例的瞬态电压抑制器的部分结构示意图。
如图5b所示，本发明第二实施例的瞬态电压抑制器的结构与上述本发明第一实施例的瞬态电压抑制器的结构基本一致，相同之处不再赘述，不同之处在于：在本发明第二实施例的瞬态电压抑制器中，第二阱区109仅包括第一部分而不包括第二部分，并且，本发明第二实施例的瞬态电压抑制器还包括至少一个导电的连通部件110，该连通部件110经外延层105的上表面延伸至半导体衬底101内并与第一隔离区106的第一部分接触，使得半导体衬底101通过连通部件110将第一隔离区106的第一部分与半导体衬底101电连接，从而将由第一埋层103的第一部分与半导体衬底101之间形成的PN结(即二极管D3)的阳极和阴极短路。
在具体的实施例中，连通部件110由外延层105至半导体衬底101之间的接触孔以及填充在接触孔内的导体材料实现。
对应于图3a，在图5a和图5b所示的瞬态电压抑制器100中，半导体衬底101作为二极管D3的阴极与第二电极P2相连，第一埋层103作为二极管D3的阳极，二极管D3的阳极和阴极电相连，第一埋层103的第一部分作为第一瞬态电压抑制管T1的阳极，第二埋层104的第二部分作为第一瞬态电压抑制管T1的阴极。
第一阱区108的第一部分由外延层105延伸至第三隔离岛中以作为第一整流管D1的阳极，第三隔离岛作为第一整流管D1的阴极通过第二隔离区107的第一部分与作为第一瞬态电压抑制管T1的阴极的第二埋层104的第二部分相连。
第二隔离区107的第二部分、第二埋层104的第一部分与半导体衬底101形成一个贯穿外延层105的低阻导电通路以共同作为第二瞬态电压抑制管T2的阴极，第一阱区108的第二部分作为第二瞬态电压抑制管T2的阳极，从而第一阱区108的第二部分与第二隔离区107的第二部分形成次表面二极管结构的第二瞬态电压抑制管T2。由于浓度的影响，第二瞬态电压抑制管T2的击穿界面仅包括第一阱区108的第二部分和和第二隔离区107的第二部分之间的界面区域(因为外延层105的掺杂浓度较低，因此避免了第一阱区108的第二部分与外延层105之间的界面区域发生表面击穿)。
第一隔离区106的第二部分与第一埋层103的第二部分共同形成第二整流管D2的阳极，第二阱区109由外延层105表面延伸至第二隔离岛内以作为第二整流管D2的阴极。由于第一阱区108的第二部分将用于第一隔离区106的第一部分和第二部分相连，因此第二整流管D2的阳极与第二瞬态电压抑制管T2的阳极相连。
第一电极P1将第二阱区109和第一阱区108的第一部分电相连并引出，从而实现第一整流管D1的阳极和第二整流管D2的阴极之间的连接。
图6a至6k示出本发明第三实施例的瞬态电压抑制器的制造方法各个阶段的截面示意图。
如图6a所示，在N型的半导体衬底101的第一表面形成N型的牺牲层。
为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂，例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N型衬底，掺杂剂为砷(As)。
牺牲层的厚度不小于3μm，电阻率不小于0.1Ω·cm，最终牺牲层将被半导体衬底101反扩散并补偿殆尽。
牺牲层可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图6b所示，经牺牲层在半导体衬底101中形成P型的第一埋层。第一埋层至少包括第一部分103a和第二部分103b。
例如，通过牺牲层向从半导体衬底101的第一表面注入剂量不小于E14cm-2数量级的掺杂剂(例如为硼)，并退火，以在半导体衬底101中形成第一埋层。在实际实施时，本领域技术人员可以根据应用的需要自由调整第一埋层的掺杂浓度和结深。
如图6c所示，形成N型的第二埋层。第二埋层例如是掺杂浓度不小于E19cm-3数量级的N型重掺杂区，其包括第一部分104a和第二部分104b。第二埋层的第一部分104a从牺牲层向半导体衬底101中延伸，第二埋层的第二部分104b形成于第一埋层的第一部分103a中以与第一埋层的第一部分103a形成第一瞬态电压抑制管T1(如图3a和3b所示)。第二埋层的第一部分104a与半导体衬底101形成低阻的导电通路。
如图6d所示，形成N型的外延层105，以覆盖牺牲层、第一埋层以及第二埋层。外延层105例如是N型轻掺杂区，其电阻率不小于5Ω·cm，厚度不小于5μm。其中，外延层105的电阻率和厚度将决定该瞬态电压抑制器100的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
外延层105可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图6e所示，形成P型的第一隔离区，其从外延层105的上表面延伸至外延层105中，并随着后续的高温制程进一步向半导体衬底101所在的方向延伸，最终穿过外延层105以与第一埋层相连。
第一隔离区的掺杂浓度例如不小于E18cm-3数量级，掺杂剂例如为硼。
第一隔离区包括第一部分106a和第二部分106b，其中，第一隔离区的第一部分106a与第一埋层的第一部分103a相连以在外延层105中限定出第一隔离岛105a，第一隔离区的第二部分106b与第一埋层的第二部分103b相连以在外延层105中限定出第二隔离岛105b，第一隔离岛105a和第二隔离岛105b互不连通。
如图6f所示，形成N型的第二隔离区。第二隔离区例如为掺杂浓度不小于E18cm-3数量级的N型重掺杂区，掺杂剂例如为磷。
第二隔离区包括第一部分107a和第二部分107b，第二隔离区的第一部分107a从外延层105的上表面向第一隔离岛105a内延伸并与第二埋层的第二部分104b相连，从而在第二隔离岛内进一步限定出外延层105的第三隔离岛105c，该第三隔离岛105c与第二埋层的第二部分104b电相连；第二隔离区的第二部分107b从外延层105的上表面延伸并穿过外延层105以与第二埋层的第一部分104a相连，从而第二隔离区的第二部分107b、第二埋层的第一部分104a与半导体衬底101形成一个贯穿外延层105的低阻导电通路。其中，为了形成第三隔离岛105c，第二隔离区的第一部分107a与第一隔离区的第一部分106a的内侧面至少部分重叠，即第二隔离区的第一部分107a沿第一隔离区的第一部分106a与第一隔离岛105a之间的接触面从外延层105的上表面延伸至第二埋层的第二部分104b以形成第三隔离岛105c。
如图6g所示，形成P型的第一阱区。第一阱区例如为掺杂浓度不小于E18cm-3数量级的P型重掺杂区，掺杂剂例如为硼。
第一阱区包括第一部分108a和第二部分108b，第一阱区的第一部分108a由外延层105的上表面延伸至第三隔离岛105c中；第一阱区的第二部分108b由外延层105表面向外延层105内延伸一定深度并与第一隔离区的第二部分106b接触，从而第一阱区的第二部分108b与第一隔离区的第二部分106b接触相连，同时，第一阱区的第二部分108b与第二隔离区的第二部分107b接触以形成第二瞬态电压抑制管T2(如图3a和图3b所示)。
如图6h所示，形成N型的第二阱区。第二阱区例如为注入剂量不小于E14cm-2数量级的N型重掺杂区，掺杂剂例如为磷。第二阱区的第一部分109a由外延层105的上表面延伸至第二隔离岛105b内。
在本实施例中，如图6h所示，第二阱区还包括第二部分109b，第二阱区的第二部分109b由外延层105表面延伸至外延层105内并与第一隔离区的第一部分106a在外延层105的上表面短接(例如通过外延层的上表面的电极端子短接)。由于第二阱区的第二部分109b与外延层105、半导体衬底101连通并与第一隔离区的第一部分106a电相连，从而由第一埋层的第一部分103a和半导体衬底101形成的PN结(即图3a和3b所示的二极管D3)被短接。
优选地，第二阱区的第二部分109b与第一隔离区的第一部分106a之间存在至少一个接触区域。
如图6i所示，用电极引线将第二阱区的第一部分109a和第一阱区的第一部分108a电相连以引出瞬态电压抑制器100的第一电极P1。
优选地，瞬态电压抑制器100还包括绝缘层，绝缘层覆盖外延层105的上表面并在第一阱区的第一部分108a和第二阱区的第一部分109a的对应位置处设有接触孔，接触孔内设置有电极端子，使得第一电极P1能够利用电极引线和接触孔内的电极端子将第二阱区的第一部分109a和第一阱区的第一部分108a电相连并引出为第一电极P1。同时，绝缘层在第二阱区的第二部分109b的对应位置处也设有接触孔，接触孔内也设置电极端子，使得第二阱区的第二部分109b与第一隔离区的第一部分106a能够直接通过接触孔内的电极端子在外延层105的上表面电相连。
绝缘层例如由氧化硅或氮化硅组成，电极引线和电极端子例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
如图6k所示，在半导体衬底101的第二表面形成金属层以将半导体衬底101作为第二电极P2引出，半导体衬底101的第一表面与半导体衬底101的第二表面相背。
优选地，在半导体衬底101的第二表面形成金属层之前，先从半导体衬底101的第二表面向半导体衬底101内部减薄半导体衬底101的厚度，以减小瞬态电压抑制器100的封装体积。
图7至图9示出本发明第四实施例的瞬态电压抑制器的制造方法的部分阶段的截面示意图。
本发明第四实施例的瞬态电压抑制器的制造方法与上述本发明第三实施例的瞬态电压抑制器的制造方法基本一致，相同之处不再赘述，下面仅对不同之处进行描述。
如图7至图9所示，不同于上述图6h至6k，在本发明第四实施例的瞬态电压抑制器的制造方法中，第二阱区仅包括第一部分109a而不包括第二部分。
如图8所示，本发明第四实施例的瞬态电压抑制器的制造方法还包括：形成至少一个导电的连通部件110。该连通部件110经外延层105的上表面延伸至半导体衬底101内并与第一隔离区的第一部分106a接触，使得半导体衬底101通过连通部件110与第一隔离区的第一部分106a电连接，从而将由第一埋层的第一部分103a与半导体衬底101之间形成的PN结(即二极管D3)的阳极和阴极短路。
在具体的实施例中，形成导电的连通部件110的步骤包括：从外延层105的上表面向半导体衬底101内制作接触孔，使得第一隔离区的第一部分至少部分裸露，随后，在接触孔中填充导电材料以形成连通部件110。导电材料例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
如图9所示，在本发明第四实施例的瞬态电压抑制器的制造方法中，进一步用电极引线将第二阱区109a和第一阱区的第一部分108a电相连以引出瞬态电压抑制器100的第一电极P1，并在半导体衬底101的第二表面形成金属层以将半导体衬底101作为第二电极P2引出。半导体衬底101的第一表面与半导体衬底101的第二表面相背。
可以看出，根据本发明实施例提供的瞬态电压抑制器可以通过简单步骤制备得到，能够实现低电容的性能和双向瞬态电压保护的功能，能够从正反两面分别引出第一电极和第二电极，并且能够将多余的PN结的阴极和阳极短接以提高瞬态电压抑制器的性能。通过选用相同掺杂类型的半导体衬底、牺牲层以及外延层，降低了外延层的制作难度，从而保证了器件参数和性能的稳定。且不同于常规单芯片多在外延层的上表面完成核心器件的设计和制作的集成方案，根据本发明提供的瞬态电压抑制器很大程度上利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作，芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，降低了封装成本，具备产业化优势。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (19)
1.一种瞬态电压抑制器，其中，包括：
第一掺杂类型的半导体衬底；
第一掺杂类型的外延层，设置于所述半导体衬底的第一表面之上；
第二掺杂类型的第一埋层，从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二掺杂类型与所述第一掺杂类型相反，所述第一埋层与所述半导体衬底形成PN结；
第一掺杂类型的第二埋层，部分所述第二埋层和部分所述第一埋层形成第一瞬态电压抑制管；
多个隔离区，分别从所述外延层表面延伸至所述第一埋层或所述第二埋层内；
多个阱区，从所述外延层表面延伸至所述外延层内，所述多个阱区中的至少一个阱区与相应的所述隔离区接触以形成第二瞬态电压抑制管，
其中，至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路，所述第一瞬态电压抑制管和所述第二瞬态电压抑制管分别连接在第一电极和第二电极之间，所述第二瞬态电压抑制管的阴极经所述半导体衬底与所述第一瞬态电压抑制管的阳极电相连。
2.根据权利要求1所述的瞬态电压抑制器，其中，
所述半导体衬底、所述第一埋层和所述第二埋层、所述外延层、所述多个隔离区和所述多个阱区形成双向瞬态电压抑制电路，
所述双向瞬态电压抑制电路包括：
第一整流管和第二整流管，分别与所述第一瞬态电压抑制管和所述第二瞬态电压抑制管反向串联；
所述第一瞬态电压抑制管和所述第二瞬态电压抑制管，所述第二瞬态电压抑制管的阴极与所述第一瞬态电压抑制管的阳极电相连以引出为所述第二电极，所述第一整流管的阳极与所述第二整流管的阴极电相连并引出为所述第一电极，
所述PN结连接在所述第二电极和所述第一瞬态电压抑制管的阳极之间。
3.根据权利要求2所述的瞬态电压抑制器，其中，
所述第一埋层和所述第二埋层分别包括第一部分和第二部分，所述第二埋层的第一部分从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二埋层的第二部分从所述第一埋层的第一部分向所述第一埋层内延伸，
所述第一埋层的第一部分与所述半导体衬底形成所述PN结，且与所述第二埋层的第二部分形成所述第一瞬态电压抑制管。
4.根据权利要求3所述的瞬态电压抑制器，其中，所述多个隔离区包括：
第二掺杂类型的第一隔离区，包括第一部分和第二部分，所述第一隔离区的第一部分与所述第一埋层的第一部分相连以在所述外延层内限定出第一隔离岛，所述第一隔离区的第二部分与所述第一埋层的第二部分相连以在所述外延层内限定出第二隔离岛；
第一掺杂类型的第二隔离区，包括第一部分和第二部分，所述第二隔离区的第一部分与所述第二埋层的第二部分相连以在所述第一隔离岛内限定出所述外延层的第三隔离岛，所述第二隔离区的第二部分与所述第二埋层的第一部分相连以形成导电通路。
5.根据权利要求4所述的瞬态电压抑制器，其中，所述多个阱区包括：
第二掺杂类型的第一阱区，所述第一阱区包括第一部分和第二部分，所述第一阱区的第一部分位于所述第三隔离岛内以与所述第三隔离岛形成所述第一整流管，所述第一阱区的第二部分与所述第二隔离区的第二部分接触以形成所述第二瞬态电压抑制管，所述第一隔离区的第二部分作为所述第二整流管的阳极与所述第一阱区的第二部分接触相连；
第一掺杂类型的第二阱区，所述第二阱区的第一部分位于所述第二隔离岛内并作为所述第二整流管的阴极。
6.根据权利要求5所述的瞬态电压抑制器，其中，
所述第二阱区的第一部分与所述第一阱区的第一部分通过电极引线电相连并作为所述第一电极引出，
所述半导体衬底的第二表面设有金属层以将所述半导体衬底作为所述第二电极引出，所述半导体衬底的第一表面和第二表面相背。
7.根据权利要求5所述的瞬态电压抑制器，其中，所述第二阱区还包括第二部分，
所述第二阱区的第二部分从所述外延层的上表面延伸至所述外延层中，且与所述第一隔离区的第一部分电连接。
8.根据权利要求7所述的瞬态电压抑制器，其中，所述第二阱区的第二部分与所述第一隔离区的第一部分通过位于所述外延层的上表面的电极端子电连接。
9.根据权利要求5所述的瞬态电压抑制器，其中，所述瞬态电压抑制器还包括导电的连通部件，所述连通部件经所述外延层的上表面延伸至所述半导体衬底内并与所述第一隔离区的第一部分接触。
10.一种瞬态电压抑制器的制造方法，其中，包括：
提供第一掺杂类型的半导体衬底；
形成第二掺杂类型的第一埋层，所述第一埋层从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二掺杂类型与所述第一掺杂类型相反，所述第一埋层与所述半导体衬底形成PN结；
形成第一掺杂类型的第二埋层，部分所述第二埋层与部分所述第一埋层形成第一瞬态电压抑制管；
在第一掺杂类型的半导体衬底的第一表面之上形成第一掺杂类型的外延层；
形成多个隔离区，所述多个隔离区分别从所述外延层表面延伸至所述第一埋层或所述第二埋层；
形成多个阱区，所述多个阱区从所述外延层表面延伸至所述外延层内，所述多个阱区中的至少一个阱区与相应的所述隔离区接触以形成第二瞬态电压抑制管；以及
将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路，所述第一瞬态电压抑制管和所述第二瞬态电压抑制管分别连接在第一电极和第二电极之间，所述第二瞬态电压抑制管的阴极经所述半导体衬底与所述第一瞬态电压抑制管的阳极电相连。
11.根据权利要求10所述的瞬态电压抑制器的制造方法，其中，所述第一埋层和所述第二埋层分别包括第一部分和第二部分，所述第二埋层的第一部分从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二埋层的第二部分从所述第一埋层的第一部分向所述第一埋层内延伸，
所述第一埋层的第一部分与所述半导体衬底形成所述PN结，且与所述第二埋层的第二部分形成所述第一瞬态电压抑制管。
12.根据权利要求11所述的瞬态电压抑制器的制造方法，其中，形成所述多个隔离区的步骤包括：
形成第二掺杂类型的第一隔离区，所述第一隔离区包括第一部分和第二部分，所述第一隔离区的第一部分与所述第一埋层的第一部分相连以在所述外延层内限定出第一隔离岛，所述第二隔离区的第二部分与所述第一埋层的第二部分相连以在所述外延层内限定出第二隔离岛；
形成第一掺杂类型的第二隔离区，所述第二隔离区包括第一部分和第二部分，所述第二隔离区的第一部分与所述第二埋层的第二部分相连以在所述第一隔离岛内限定出所述外延层的第三隔离岛，所述第二隔离区的第二部分与所述第二埋层的第一部分相连以形成导电通路。
13.根据权利要求12所述的瞬态电压抑制器的制造方法，其中，形成所述多个阱区的步骤包括：
形成第二掺杂类型的第一阱区，所述第一阱区包括第一部分和第二部分，所述第一阱区的第一部分形成于所述第三隔离岛内，所述第一阱区的第二部分与所述第二隔离区的第二部分接触以形成所述第二瞬态电压抑制管，所述第一隔离区的第二部分与所述第一阱区的第二部分接触相连；
形成第一掺杂类型的第二阱区，所述第二阱区的第一部分形成于所述第二隔离岛内。
14.根据权利要求13所述的瞬态电压抑制器的制造方法，其中，所述制造方法还包括：
将所述第二阱区的第一部分与所述第一阱区的第一部分电相连以引出所述第一电极；
在所述半导体衬底的第二表面形成金属层以引出所述第二电极，所述半导体衬底的所述第一表面和所述第二表面相背。
15.根据权利要求13所述的瞬态电压抑制器，其中，将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路的步骤包括：
形成所述第二阱区的第二部分，所述第二阱区的第二部分从所述外延层的上表面延伸至所述外延层中并与所述第一隔离区的第一部分电连接。
16.根据权利要求15所述的瞬态电压抑制器的制造方法，其中，所述第二阱区的第二部分与所述第一隔离区的第一部分通过位于所述外延层的上表面的电极端子电连接。
17.根据权利要求13所述的瞬态电压抑制器的制造方法，其中，将至少部分所述第一埋层与所述半导体衬底电相连以使所述PN结被短路的步骤包括：
形成导电的连通部件，所述连通部件经所述外延层的上表面延伸至所述半导体衬底内并与所述第一隔离区的第一部分接触。
18.根据权利要求17所述的瞬态电压抑制器的制作方法，其中，形成导电的连通部件的步骤包括：
从所述外延层的上表面向所述半导体衬底内制作接触孔，使得所述第一隔离区的第一部分至少部分裸露；
在所述接触孔中填充导电材料以形成所述连通部件。
19.根据权利要求10所述的瞬态电压抑制器的制造方法，其中，提供所述半导体衬底的步骤包括：
在所述半导体衬底的第一表面预先生长第一掺杂类型的牺牲层，所述外延层的掺杂浓度小于所述牺牲层的掺杂浓度。
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