CN110277455A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底，在半导体衬底的第二表面引出第二电极端；外延层，位于半导体衬底的第一表面上；基区，自外延层表面延伸至外延层中；发射区，自基区表面延伸至基区中以引出第一电极端；第一掺杂区，自外延层表面延伸至外延层中，第一掺杂区与基区被外延层分隔；第二掺杂区，位于外延层中，分别与基区、第一掺杂区接触；以及电导通路径，用于将第一掺杂区与外延层电连接，其中，半导体衬底、外延层以及发射区的掺杂类型为第一掺杂类型，基区、第一掺杂区以及第二掺杂区的掺杂类型为第二掺杂类型，第一掺杂类型与第二掺杂类型相反。
Description
技术领域
本发明涉及半导体器件制造领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
恒流二极管是一种硅材料制造的两端恒流器件。恒流二极管按极性接入电路回路中，正向恒电流导通，反向截止，输出恒定电流，应用简单。目前，恒流二极管广泛使用于交直流放大器、直流稳压电源、波形发生器以及保护电路等电子线路中。
现有技术中的恒流二极管通常采用平面沟道结型场效应晶体管(Junction FieldEffect Transistor，JFET)结构，如图1所示，恒流二极管包括：P型衬底10、N型外延层11、P型栅极区12a、N型源区12b、N型漏区12c、P型隔离区12d以及正面电极13。P型栅极区12a、N型源区12b通过正面电极13相连，P型隔离区12d穿透N型外延层11与P型衬底10相连，其中，恒流二极管通过将P型栅极区12a和N型源区12b短接形成恒流特性。
然而在现有技术中，恒流二极管的恒定电流大小对N型外延层11的厚度、N型外延层11的电阻率及P型栅极区12a的结深很敏感，导致最终恒定电流值均匀性很差，成品率较低。
此外，平面沟道JFET结构的电流能力主要取决于沟道宽度，而沟道宽度受正面电极图形限制，单位面积的沟道宽度较小，进而导致单位面积电流较小，成本较高。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制造方法，从而解决了上述问题。
根据本发明的一方面，提供了一种半导体器件，包括：半导体衬底，在所述半导体衬底的第二表面引出第二电极端；外延层，位于所述半导体衬底的第一表面上；基区，自所述外延层表面延伸至所述外延层中；发射区，自所述基区表面延伸至所述基区中以引出第一电极端；第一掺杂区，自所述外延层表面延伸至所述外延层中，所述第一掺杂区与所述基区被所述外延层分隔；第二掺杂区，位于所述外延层中，分别与所述基区、所述第一掺杂区接触；以及电导通路径，用于将所述第一掺杂区与所述外延层电连接，其中，所述半导体衬底、所述外延层以及所述发射区的掺杂类型为第一掺杂类型，所述基区、所述第一掺杂区以及所述第二掺杂区的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
优选的，所述电导通路径包括电连接结构，位于所述外延层上，并与所述第一掺杂区接触，以使所述第一掺杂区与所述外延层电连接。
优选的，所述电导通路径还包括第三掺杂区，自所述外延层表面延伸至所述外延层中，所述电连接结构与所述第三掺杂区接触，以使所述第一掺杂区依次通过所述电连接结构、所述第三掺杂区与所述外延层电连接，其中，所述第三掺杂区为第一掺杂类型。
优选的，还包括第四掺杂区，自所述基区表面延伸至所述基区中，所述第四掺杂区至少位于所述发射区的一侧，所述第四掺杂区与所述发射区被所述基区分隔，其中，所述第四掺杂区为第二掺杂类型。
优选的，还包括氧化层，位于所述外延层上，覆盖所述基区、至少部分所述第一掺杂区以及至少部分所述发射区，其中，所述氧化层具有至少一个连接孔，所述第一电极端经由所述连接孔与所述发射区接触。
优选的，还包括划片区，所述划片区的位置与所述第三掺杂区对应，并暴露至少部分所述第三掺杂区。
优选的，所述外延层、所述第一掺杂区、所述第二掺杂区、所述电导通路径及所述基区组成恒流二极管，所述发射区、所述基区以及所述外延层组成三极管，所述恒流二极管的向所述三级管提供恒定的基极电流，所述三极管用于放大所述基极电流以产生所述半导体器件的输出电流。
优选的，所述第二掺杂区沿第一方向横向延伸预定长度，以分别与所述第一掺杂区、所述基区接触，其中，所述预定长度与所述恒流二极管的击穿电压对应。
优选的，多个所述第二掺杂区沿第二方向分布，所述外延层围绕每个所述第二掺杂区以使每个所述第二掺杂区分隔，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、所述第二方向均与所述半导体器件的纵向方向垂直。
优选的，所述第二掺杂区的掺杂浓度小于所述第一掺杂区。
优选的，所述第二掺杂区的掺杂计量范围包括1.0E11～3.0E12cm-2。
优选的，所述外延层的厚度范围包括3～50um。
优选的，所述外延层的电阻率范围包括0.5～20ohm.cm。
优选的，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。
优选的，所述第三掺杂区的结深大于所述基区的结深。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底的第二表面引出第二电极端；在所述半导体衬底的第一表面上形成外延层；自所述外延层表面延伸至所述外延层中形成基区；自所述基区表面延伸至所述基区中形成发射区，并从所述发射区引出第一电极端；自所述外延层表面延伸至所述外延层中形成第一掺杂区，所述第一掺杂区与所述基区被所述外延层分隔；在所述外延层中形成第二掺杂区，分别与所述基区、所述第一掺杂区接触；以及形成电导通路径，用于将所述第一掺杂区与所述外延层电连接，其中，所述半导体衬底、所述外延层以及所述发射区的掺杂类型为第一掺杂类型，所述基区、所述第一掺杂区以及所述第二掺杂区的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
优选的，形成所述电导通路径的步骤包括在所述外延层上形成电连接结构，并与所述第一掺杂区接触，以使所述第一掺杂区与所述外延层电连接。
优选的，形成所述电导通路径的步骤还包括自所述外延层表面延伸至所述外延层中形成第三掺杂区，所述电连接结构与所述第三掺杂区接触，以使所述第一掺杂区依次通过所述电连接结构、所述第三掺杂区与所述外延层电连接，其中，所述第三掺杂区为第一掺杂类型。
优选的，所述制造方法还包括自所述基区表面延伸至所述基区中形成第四掺杂区，所述第四掺杂区至少位于所述发射区的一侧，所述第四掺杂区与所述发射区被所述基区分隔，其中，所述第四掺杂区为第二掺杂类型。
优选的，所述制造方法还包括在所述外延层上形成氧化层，所述氧化层覆盖所述基区、至少部分所述第一掺杂区以及至少部分所述发射区，其中，所述氧化层具有至少一个连接孔，所述第一电极端经由所述连接孔与所述发射区接触。
优选的，所述制造方法还包括在与所述第三掺杂区对应的位置形成划片区，所述划片区暴露至少部分所述第三掺杂区。
优选的，所述外延层、所述第一掺杂区、所述第二掺杂区、所述电导通路径以及所述基区组成恒流二极管，所述发射区、所述基区以及所述外延层组成三极管，所述恒流二极管的向所述三级管提供恒定的基极电流，所述三极管用于放大所述基极电流以产生所述半导体器件的输出电流。
优选的，利用离子注入工艺形成所述第二掺杂区，所述第二掺杂区沿第一方向横向延伸预定长度的所述第二掺杂区，以分别与所述第一掺杂区、所述基区接触，其中，所述预定长度与所述恒流二极管的击穿电压对应。
优选的，形成所述第二掺杂区的能量包括500～3000keV。
优选的，所述第二掺杂区的掺杂浓度小于所述第一掺杂区。
优选的，所述第二掺杂区的掺杂计量范围包括1.0E11～3.0E12cm-2。
优选的，多个所述第二掺杂区沿第二方向分布，所述外延层围绕每个所述第二掺杂区以使每个所述第二掺杂区分隔，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、所述第二方向均与所述半导体器件的纵向方向垂直。
优选的，所述外延层的厚度范围包括3～50um，
优选的，所述外延层的电阻率范围包括05～20ohmcm。
优选的，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。
优选的，所述第三掺杂区的结深大于所述基区的结深。
根据本发明的半导体器件及其制造方法，通过外延层、第一掺杂区、电导通路径、第二掺杂区、基区产生恒定的电流，再经发射区、基区以及外延层将恒定的电流放大，从而实现了半导体器件输出恒定电流的功能。
根据本发明的半导体器件及其制造方法，通过控制第二掺杂区沿第一方向横向延伸预定长度、外延层的电阻率以及外延层的厚度控制恒流二极管的击穿电压，第二掺杂区浓度、结深由均匀较好的高能注入设备的注入剂量、能量进行控制，从而提高了恒流二极管的恒定电流值均匀性。
根据本发明的半导体器件及其制造方法，通过外延层、基区、发射区形成三极管，将恒流二极管提供的恒定的基极电流放大，解决了现有技术恒流二极管单位面积电流较小的问题。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了现有技术的恒流二极管的结构示意图。
图2示出了本发明实施例的半导体器件的俯视图。
图3示出了图2沿AA线的截面图。
图4示出了本发明实施例的半导体器件的等效电路图。
图5至图12示出了本发明实施例制造半导体器件的方法在各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体器件。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出了本发明实施例的半导体器件的俯视图，图3示出了图2沿AA线的截面图。为了清除表达，图2中未示出电极、氧化层以及外延层部分。
如图2与图3所示，本发明实施例的半导体器件包括：半导体衬底101、外延层110、基区120、发射区150、第一掺杂区140、第二掺杂区170、氧化层102、第一电极端180、电导通路径以及划片区103，还包括从半导体衬底101背面引出的第二电极端(未示出)。
外延层110位于半导体衬底101表面上。基区120自外延层110表面延伸至外延层110中。发射区150自基区120表面延伸至基区120中。在本发明实施例中，半导体衬底101、外延层110以及发射区150为第一掺杂类型，基区120为第二掺杂类型。
第一掺杂区140自外延层110表面延伸至外延层110中，第二掺杂区170位于外延层110中并被外延层110覆盖。在本发明实施例中，第一掺杂区140与第二掺杂区170均为第二掺杂类型，其中，第二掺杂区170的掺杂浓度小于第一掺杂区140。第一掺杂区140与基区120被外延层110分隔，第二掺杂区170分别与基区120以及第一掺杂区140接触，使得第一掺杂区140与基区120电连接。其中，第二掺杂区170沿第一方向(X方向)横向延伸并分别与基区120以及第一掺杂区140接触，多个第二掺杂区170在外延层中沿第二方向分布(Y方向)，由于外延层110围绕每个第二掺杂区170，因此每个第二掺杂区170彼此分隔，其中，第一方向与第二方向垂直，并分别与半导体器件的纵向方向垂直。
电导通路径用于将第一掺杂区140与外延层110电连接，包括位于外延层110上的电连接结构190，电连接结构190与第一掺杂区140接触，电连接结构190的材料包括但不限于金属铝，以使第一掺杂区140与外延层110电连接。
在一些优选的实施例中，电导通路径还包括第三掺杂区160，自外延层110表面延伸至外延层110中，其中，第三掺杂区160与外延层110相同，为第一掺杂类型。电连接结构190与第三掺杂区160接触，以使第一掺杂区140依次通过电连接结构190、第三掺杂区160与外延层110电连接。更优选地，第三掺杂区160与第一掺杂区140接触从而减少半导体器件的面积。
氧化层102位于外延层110上，覆盖基区120、至少部分第一掺杂区140以及至少部分发射区150，其中，氧化层102具有至少一个连接孔，第一电极端180经由连接孔与发射区150接触，使发射区150与外部电路相连。第二电极端由半导体衬底101背面引出，经由半导体衬底101与外延层110电连接。
划片区103的位置与第三掺杂区160对应并暴露至少部分第三掺杂区160。划片区103作为后续切割位置的标识,其对应的第三掺杂区160需要被暴露，无二氧化硅、金属等其它材料覆盖，以提高切割效率。
在本实施例中，半导体衬底101的电阻率的范围包括0.001至0.1ohm.cm。外延层110的厚度范围包括3～50um、外延层的电阻率范围包括0.5～20ohm.cm、基区120的掺杂计量范围包括1.0E13～5.0E14cm-2、第一掺杂区140的掺杂计量范围包括1.0E15～5.0E16cm-2、第二掺杂区170的掺杂计量范围1.0E11～3.0E12cm-2，氧化层102的厚度范围包括然而本发明实施例并不限于此，本领域技术人员可以根据需要对上述参数进行其他设置。
上述第一掺杂类型与第二掺杂类型相反，第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。在下面的描述中，以第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂为例进行说明。然而本发明实施例并不限于此，本领域技术人员可以根据需要进行其他设置，例如第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂。
图4示出了本发明实施例的半导体器件的等效电路图。
如图2至图4所示，发射区150、基区120、外延层110以及第三掺杂区160组成PNP型三级管Q1，其中，外延层110作为PNP型三级管Q1的集电区。外延层110、第三掺杂区160、第一掺杂区140、第二掺杂区170以及基区120组成JFET结构，又通过电连接结构190将第三掺杂区160与第一掺杂区140短接，从而形成了恒流二极管VDH，其中，第二掺杂区170作为导电沟道。三级管Q1的发射极连接至第一电极端，恒流二极管VDH的阳极与三级管Q1的基极相连，阴极与三级管Q1的集电极连接至第二电极端。在本实施例中，恒流二极管VDH向三级管Q1的基极提供恒定的基极电流I1，三级管Q1将基极电流I1放大产生发射极电流I2，该发射极电流I2大小等于基极电流I1的β+1倍，其中，放大倍数主要与基区120的浓度与结深、发射区150的浓度与结深有关，放大倍数的范围在10-400倍。
基极电流I1经基区120依次流经第二掺杂区170、第一掺杂区140、第三掺杂区160、外延层110至半导体衬底101背面的第二电极端，发射极电流I2经第一电极端180依次经发射区150、基区120、外延层110至半导体衬底101背面的第二电极端。
在本实施例中，外延层110的电阻率、外延层110的厚度、每个第二掺杂区170沿第一方向的长度根据恒流二极管VDH的击穿电压确定。通常，外延层110厚度越大，击穿电压越大，第二掺杂区170的长度越大，击穿电压越大。近似的数学关系为，对于较小的参数，击穿电压与该参数呈线性增大，而随着参数的增大，几乎呈平稳趋势增长。
在一些优选的实施例中，本发明的半导体器件还包括第四掺杂区130，如图2与图3所示。第四掺杂区130自基区120表面延伸至基区120中，并且至少位于发射区150的一侧，第四掺杂区130与发射区150被基区120分隔。通过设置第四掺杂区130，可以小幅度降低恒流二极管的启动电压,使恒流二极管在较低电压下进入恒流工作状态，更优选地，使第四掺杂区130与第二掺杂区170接触，其中，第四掺杂区130通常用作三极管Q1的一个电极，以降低基区120上的串联电阻。
图5至图12示出了本发明实施例半导体器件的制造方法在各个阶段的截面图。
本发明实施例的方法开始于半导体衬底101，在半导体衬底101的表面形成外延层110，如图5所示。
在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺、物理气相沉积(Physical Vapor Deposition,PVD)工艺在P型掺杂的半导体衬底101的表面形成P型掺杂的外延层110。其中，外延层110的掺杂浓度小于半导体衬底101的掺杂浓度。在本实施例中，半导体衬底101的电阻率的范围包括0.001至0.1ohm.cm，外延层110的厚度范围包括3～50um，外延层110的电阻率范围包括0.5～20ohm.cm，对应的击穿电压范围包括20～300V。
然而本发明实施例并不限于此，外延层110的电阻率、厚度取决于恒流二极管的耐压要求(本申请的击穿电压阈值)，耐压要求越高，电阻率、厚度越大。本领域技术人员可以根据需要对外延层110的电阻率与厚度进行其他设置。
进一步地，在外延层110的表面形成氧化层102，如图6所示。
在该步骤中，采用CVD工艺、PVD工艺在P型掺杂的外延层110的表面形成氧化层102。在本实施例中，氧化层102的材料包括二氧化硅，氧化层102的厚度范围包括3～50μm。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对氧化层102的材料与厚度进行其他设置。
进一步地，例如在氧化层102的表面上形成第一光致抗蚀剂掩模，然后进行各向异性蚀刻，图案化氧化层102形成开口，经由氧化层的开口暴露部分外延层110，如图7所示。
在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在蚀刻之后通过在溶剂中溶解或灰化去除第一光致抗蚀剂掩模。
进一步地，经氧化层的开口自外延层110表面延伸至外延层110中形成基区120，如图8所示。
在该步骤中，例如利用离子注入工艺经由开口向外延层110注入N型掺杂离子，例如磷离子，注入计量范围包括1.0E13～5.0E14cm-2，之后经由退火工艺形成基区120。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对注入离子的种类与注入计量进行其他设置。
进一步地，自外延层110表面延伸至外延层110中形成第一掺杂区140，自基区120表面延伸至基区120中形成第四掺杂区130，如图9所示。
在该步骤中，例如去除具有开口的氧化层102，采用CVD工艺、PVD工艺在外延层110的表面重新形成氧化层102。在本实施例中，重新形成的氧化层102的材料包括二氧化硅，氧化层102的厚度范围包括0.01～0.1μm。之后例如在氧化层102的表面上形成第二光致抗蚀剂掩模，第二光致抗蚀剂掩模的开口区域与第一掺杂区140、第四掺杂区130的位置对应。然后例如利用离子注入工艺经由光致抗蚀剂掩模的开口与重新形成的氧化层102分别向外延层110、基区120注入N型掺杂离子，例如磷离子，注入能量范围包括50KeV～200KeV，优选为120keV，注入计量范围包括1.0E15～5.0E16cm-2，从而形成第一掺杂区140与第四掺杂区130。在注入工艺之后通过在溶剂中溶解或灰化去除第二光致抗蚀剂掩模。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对重新形成的氧化层102的材料与厚度、注入离子的种类、注入能量以及注入计量进行其他设置。
进一步地，经由氧化层102分别在外延层110中形成第三掺杂区160、在基区120中形成发射区150，如图10所示。
在该步骤中，例如在氧化层102的表面上形成第三光致抗蚀剂掩模，第三光致抗蚀剂掩模的开口区域与第三掺杂区160、发射区150的位置对应。之后例如利用离子注入工艺经由第三光致抗蚀剂掩模的开口与氧化层102分别向外延层110、基区120注入P型掺杂离子，然后经由退火工艺形成自外延层110表面至外延层110中的第三掺杂区160、自基区120表面延伸至基区120中的发射区150。其中，退火工艺的温度范围优选为950～1100℃，退火工艺的气体优选为氮气。在注入工艺之后通过在溶剂中溶解或灰化去除第三光致抗蚀剂掩模。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对退火工艺的温度范围以及气体进行其他设置。
进一步地，经由氧化层102在外延层110中形成第二掺杂区170，如图11所示。
在该步骤中，例如在氧化层102的表面上形成图案化的第四光致抗蚀剂掩模。之后例如利用高能离子注入工艺经由图案化的第四光致抗蚀剂掩模与氧化层102向外延层110注入N型掺杂离子，从而形成多个第二掺杂区170，其中，掺杂离子例如为磷离子，掺杂浓度小于第一掺杂区140，注入能量的范围包括500～3000keV，优选为800keV，注入计量范围包括1.0E11～3.0E12cm-2。由于离子注入能量很高，第二掺杂区170形成在外延层110的表面下，被外延层110包围。每个第二掺杂区170沿第一方向的长度与恒流二极管VDH的击穿电压对应，例如通过控制第二掺杂区170的注入能量、注入计量从而控制恒流二极管的恒定电流，通过对第二掺杂区170沿第一方向的长度与外延层110的电阻率进行调整，从而使恒流二极管VDH适应不同的击穿电压。在注入工艺之后通过在溶剂中溶解或灰化去除第四光致抗蚀剂掩模。
进一步地，经由氧化层102在发射区150上形成第一电极端180，并经由氧化层102在第一掺杂区140与第三掺杂区160上形成电连接结构190，如图12所示。
在该步骤中，例如去除在先步骤中形成的氧化层102，采用低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)工艺或等离子体增强化学的气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺在外延层110的表面重新形成氧化层102，在该步骤中，重新形成的氧化层102的材料包括低温二氧化硅(LowTemperature Oxide，LTO)，形成低温二氧化硅的工艺温度不大于850℃，其中，采用LPCVD工艺的温度在700℃左右，采用PECVD工艺的温度在400℃左右，低温二氧化硅的厚度范围包括
之后例如利用快速退火(rapid thermal，RAT)工艺使得第三掺杂区160的结深不小于基区120的结深。第三掺杂区160的结深越深，恒流二极管的与半导体衬底的串联电阻越小，恒流二极管启动电压会小些，其恒流工作电压范围略大些。
之后例如在氧化层102的表面上形成第五光致抗蚀剂掩模，第五光致抗蚀剂掩模的开口区域分别与发射区150以及第一掺杂区140、第三掺杂区160的位置对应，然后进行各向异性蚀刻，图案化氧化层102形成多个连接孔并去除部分氧化层102形成划片区103，如图12所示。经由氧化层的连接孔暴露部分发射区150、部分第一掺杂区140以及部分第三掺杂区160，然后在连接孔处形成第一电极端180与电连接结构190，第一电极端180与电连接结构190的材料优选为金属铝，第一电极端180经由连接孔使发射区150与外部电路相连，电连接结构190分别与第一掺杂区140以及第三掺杂区160电连接。划片区103的位置与第三掺杂区160对应，并经由划片区103暴露部分第三掺杂区160。在蚀刻之后通过在溶剂中溶解或灰化去除第五光致抗蚀剂掩模。
在一些优选实施例中，第三掺杂区160可以与基区120同时形成，从而减少一次光刻、刻蚀以及注入工艺，降低了成本。为避免因基区120与半导体衬底101间隔距离过小而导致三极管耐压偏低的问题，相比于现有技术可以适当降低基区120的结深。
在另一些优选实施例中，为了减小恒流二极管的启动电压，可以控制退火工艺使第三掺杂区160与半导体衬底101接触。
此外，如果不考虑生产成本，可以分别形成基区120与第三掺杂区160，例如先形成第三掺杂区160，再形成基区120。
根据本发明的半导体器件及其制造方法，通过外延层、第一掺杂区、电导通路径、第二掺杂区以及基区产生恒定的小电流，再经发射区、基区以及外延层将恒定的小电流放大，从而实现了半导体器件的恒流功能。
根据本发明的半导体器件及其制造方法，通过控制第二掺杂区沿第一方向横向延伸预定长度、外延层的电阻率以及外延层的厚度控制恒流二极管的击穿电压，第二掺杂区浓度、结深由均匀较好的高能注入设备的注入剂量、能量进行控制，从而提高了恒流二极管的恒定电流值均匀性。
根据本发明的半导体器件及其制造方法，通过外延层、基区、发射区形成三极管，将恒流二极管提供的恒定的基极电流放大，解决了现有技术恒流二极管单位面积电流较小的问题。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (31)
1.一种半导体器件，其特征在于，包括：
半导体衬底，在所述半导体衬底的第二表面引出第二电极端；
外延层，位于所述半导体衬底的第一表面上；
基区，自所述外延层表面延伸至所述外延层中；
发射区，自所述基区表面延伸至所述基区中以引出第一电极端；
第一掺杂区，自所述外延层表面延伸至所述外延层中，所述第一掺杂区与所述基区被所述外延层分隔；
第二掺杂区，位于所述外延层中，分别与所述基区、所述第一掺杂区接触；以及
电导通路径，用于将所述第一掺杂区与所述外延层电连接，
其中，所述半导体衬底、所述外延层以及所述发射区的掺杂类型为第一掺杂类型，所述基区、所述第一掺杂区以及所述第二掺杂区的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
2.根据权利要求1所述的半导体器件，其特征在于，所述电导通路径包括电连接结构，位于所述外延层上，并与所述第一掺杂区接触，以使所述第一掺杂区与所述外延层电连接。
3.根据权利要求2所述的半导体器件，其特征在于，所述电导通路径还包括第三掺杂区，自所述外延层表面延伸至所述外延层中，
所述电连接结构与所述第三掺杂区接触，以使所述第一掺杂区依次通过所述电连接结构、所述第三掺杂区与所述外延层电连接，
其中，所述第三掺杂区为第一掺杂类型。
4.根据权利要求3所述的半导体器件，其特征在于，还包括第四掺杂区，自所述基区表面延伸至所述基区中，所述第四掺杂区至少位于所述发射区的一侧，所述第四掺杂区与所述发射区被所述基区分隔，
其中，所述第四掺杂区为第二掺杂类型。
5.根据权利要求3所述的半导体器件，其特征在于，还包括氧化层，位于所述外延层上，覆盖所述基区、至少部分所述第一掺杂区以及至少部分所述发射区，
其中，所述氧化层具有至少一个连接孔，所述第一电极端经由所述连接孔与所述发射区接触。
6.根据权利要求5所述的半导体器件，其特征在于，还包括划片区，所述划片区的位置与所述第三掺杂区对应，并暴露至少部分所述第三掺杂区。
7.根据权利要求3所述的半导体器件，其特征在于，所述外延层、所述第一掺杂区、所述第二掺杂区、所述电导通路径以及所述基区组成恒流二极管，所述发射区、所述基区以及所述外延层组成三极管，所述恒流二极管的向所述三级管提供恒定的基极电流，所述三极管用于放大所述基极电流以产生所述半导体器件的输出电流。
8.根据权利要求7所述的半导体器件，其特征在于，所述第二掺杂区沿第一方向横向延伸预定长度，以分别与所述第一掺杂区、所述基区接触，
其中，所述预定长度与所述恒流二极管的击穿电压对应。
9.根据权利要求8所述的半导体器件，其特征在于，多个所述第二掺杂区沿第二方向分布，所述外延层围绕每个所述第二掺杂区以使每个所述第二掺杂区分隔，
其中，所述第一方向与所述第二方向垂直，并且所述第一方向、所述第二方向均与所述半导体器件的纵向方向垂直。
10.根据权利要求1-9任一所述的半导体器件，其特征在于，所述第二掺杂区的掺杂浓度小于所述第一掺杂区。
11.根据权利要求1-9任一所述的半导体器件，其特征在于，所述第二掺杂区的掺杂计量范围包括1.0E11～3.0E12cm-2。
12.根据权利要求1-9任一所述的半导体器件，其特征在于，所述外延层的厚度范围包括3～50um。
13.根据权利要求1-9任一所述的半导体器件，其特征在于，所述外延层的电阻率范围包括0.5～20ohm.cm。
14.根据权利要求1-9任一所述的半导体器件，其特征在于，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。
15.根据权利要求3-9任一所述的半导体器件，其特征在于，所述第三掺杂区的结深大于所述基区的结深。
16.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底的第二表面引出第二电极端；
在所述半导体衬底的第一表面上形成外延层；
自所述外延层表面延伸至所述外延层中形成基区；
自所述基区表面延伸至所述基区中形成发射区，并从所述发射区引出第一电极端；
自所述外延层表面延伸至所述外延层中形成第一掺杂区，所述第一掺杂区与所述基区被所述外延层分隔；
在所述外延层中形成第二掺杂区，分别与所述基区、所述第一掺杂区接触；以及
形成电导通路径，用于将所述第一掺杂区与所述外延层电连接，
其中，所述半导体衬底、所述外延层以及所述发射区的掺杂类型为第一掺杂类型，所述基区、所述第一掺杂区以及所述第二掺杂区的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
17.根据权利要求16所述的制造方法，其特征在于，形成所述电导通路径的步骤包括在所述外延层上形成电连接结构，并与所述第一掺杂区接触，以使所述第一掺杂区与所述外延层电连接。
18.根据权利要求17所述的制造方法，其特征在于，形成所述电导通路径的步骤还包括自所述外延层表面延伸至所述外延层中形成第三掺杂区，
所述电连接结构与所述第三掺杂区接触，以使所述第一掺杂区依次通过所述电连接结构、所述第三掺杂区与所述外延层电连接，
其中，所述第三掺杂区为第一掺杂类型。
19.根据权利要求18所述的制造方法，其特征在于，所述制造方法还包括自所述基区表面延伸至所述基区中形成第四掺杂区，所述第四掺杂区至少位于所述发射区的一侧，所述第四掺杂区与所述发射区被所述基区分隔，
其中，所述第四掺杂区为第二掺杂类型。
20.根据权利要求18所述的制造方法，其特征在于，所述制造方法还包括在所述外延层上形成氧化层，所述氧化层覆盖所述基区、至少部分所述第一掺杂区以及至少部分所述发射区，
其中，所述氧化层具有至少一个连接孔，所述第一电极端经由所述连接孔与所述发射区接触。
21.根据权利要求20所述的制造方法，其特征在于，所述制造方法还包括在与所述第三掺杂区对应的位置形成划片区，所述划片区暴露至少部分所述第三掺杂区。
22.根据权利要求18所述的制造方法，其特征在于，所述外延层、所述第一掺杂区、所述第二掺杂区、所述电导通路径以及所述基区组成恒流二极管，所述发射区、所述基区以及所述外延层组成三极管，所述恒流二极管的向所述三级管提供恒定的基极电流，所述三极管用于放大所述基极电流以产生所述半导体器件的输出电流。
23.根据权利要求22所述的制造方法，其特征在于，利用离子注入工艺形成所述第二掺杂区，所述第二掺杂区沿第一方向横向延伸预定长度的所述第二掺杂区，以分别与所述第一掺杂区、所述基区接触，
其中，所述预定长度与所述恒流二极管的击穿电压对应。
24.根据权利要求23所述的制造方法，其特征在于，形成所述第二掺杂区的能量包括500～3000keV。
25.根据权利要求23所述的制造方法，其特征在于，所述第二掺杂区的掺杂浓度小于所述第一掺杂区。
26.根据权利要求23所述的制造方法，其特征在于，所述第二掺杂区的掺杂计量范围包括1.0E11～3.0E12cm-2。
27.根据权利要求23所述的制造方法，其特征在于，多个所述第二掺杂区沿第二方向分布，所述外延层围绕每个所述第二掺杂区以使每个所述第二掺杂区分隔，
其中，所述第一方向与所述第二方向垂直，并且所述第一方向、所述第二方向均与所述半导体器件的纵向方向垂直。
28.根据权利要求16-27任一所述的制造方法，其特征在于，所述外延层的厚度范围包括3～50um。
29.根据权利要求16-27任一所述的制造方法，其特征在于，所述外延层的电阻率范围包括0.5～20ohm.cm。
30.根据权利要求16-27任一所述的制造方法，其特征在于，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。
31.根据权利要求18-27任一所述的制造方法，其特征在于，所述第三掺杂区的结深大于所述基区的结深。
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