CN105097787B - 半导体器件 - Google Patents

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Abstract

一种半导体器件(300a)，包括：具有第一表面(303)的衬底(302)；n型阱(304)，从第一表面(303)延伸到衬底(302)中并被配置为在衬底(302)中形成包围n型阱(304)的耗尽区(306)；绝缘层(340)，在衬底(302)的第一表面(303)上从n型阱(304)延伸，绝缘层(340)被配置为在衬底(302)中形成从与第一表面(303)邻接的n型阱(304)延伸的反型层(342)；其中设置p型浮动沟道挡块(370a)，p型浮动沟道挡块被配置为延伸穿过反型层(342)，以降低n型阱(304)和反型层(342)的至少一部分之间的耦合，并与衬底在所述耗尽区(306)外部的剩余部分(320)电断开。

Description

半导体器件
技术领域
本公开涉及半导体器件，例如半导体控制的整流器或晶闸管、晶体管、整流器、二极管和电阻器，还涉及用于降低这些器件的电容的机制。
发明内容
本发明的第一方面提供了一种半导体器件，包括：具有第一表面的衬底；n型阱，从所述第一表面延伸到所述衬底中并被配置为在衬底中形成围绕所述n型阱的耗尽区；绝缘层，在所述衬底的所述第一表面上从所述n型阱延伸，所述绝缘层被配置为在所述衬底中形成从与所述第一表面邻接的所述n型阱延伸的反型层；其中，设置p型浮动沟道挡块(stopper)，所述p型浮动沟道挡块被配置为延伸穿过所述反型层，以降低所述n型阱和所述反型层的至少一部分之间的耦合，并与所述衬底在所述耗尽区之外的剩余部分电断开。
通过降低反型层和n型阱之间的电耦合，p型浮动沟道挡块可以有利地降低半导体器件的电容。通过设置延伸穿过反型层、有利降低n型阱和反型层之间的电耦合的p型浮动沟道挡块，可以降低器件的电容。
所述p型浮动沟道挡块可以与所述n型阱直接接触。
所述p型浮动沟道挡块可以与所述n型阱分离。
浮动沟道挡块与n型阱分离较小间隙(例如0.5微米或1微米的间隙)可以有利地允许p型浮动沟道挡块中较高的p掺杂浓度。
所述p型浮动沟道挡块可以包括围绕所述n型阱的连续结构。
通过围绕n型阱，浮动沟道挡块可以有利地比浮动沟道挡块仅部分围绕n型阱的情形更大程度地降低n型阱和反型层之间的耦合。
半导体器件还可以包括：多个n型阱；以及多个p型浮动沟道挡块；其中每个p型浮动沟道挡块布置在相应的一对n型阱之间。
半导体器件还可以包括从所述衬底的所述第一表面延伸的p型阱，所述绝缘层被配置为在所述n型阱和所述p型阱之间延伸，使得所述反型层在所述n型阱和所述p型阱之间延伸。
在使用中，所述n型阱可以被配置为耦合到第一正电压，并且所述p型阱可以被配置为耦合到第二负电压。
在使用中，所述p型阱可以被配置为耦合到电接地。
半导体器件还可以包括：多个n型阱；多个p型阱；以及多个p型浮动沟道挡块；其中每个p型浮动沟道挡块可以布置在相应n型阱和相应p型阱之间。
所述p型阱的p型掺杂浓度可以大于所述p型浮动沟道挡块的p型掺杂浓度。
半导体器件可以包括：半导体控制的整流器(晶闸管)；晶体管；二极管；或者扩散电阻器。
所述p型浮动沟道挡块可以被配置为，将所述反型层电拆分为与所述n型阱连接的第一部分和与所述n型阱断开的第二部分。
所述衬底在所述耗尽区之外的剩余部分可以被配置为电接地。
一种静电放电保护器件可以包括所述半导体器件。
一种电子器件可以包括所述静电放电保护器件。
附图说明
将参考附图详细描述本发明的示例，其中：
图1a示出了包括两个独立n型阱的半导体器件的截面图；
图1b示出了包括通过反型层相连的两个n型阱的半导体器件的截面图；
图1c示出了包括两个n型阱和两个p型沟道挡块的半导体器件的截面图；
图2示出了包括n型阱和p型沟道挡块的半导体器件的截面图；
图3a示出了包括n型阱和相邻接的p型浮动沟道挡块的半导体器件的截面图；
图3b示出了包括n型阱和相隔的p型浮动沟道挡块的半导体器件的截面图；
图4示出了包括n型阱、浮动沟道挡块和非浮动p型沟道挡块的半导体器件的截面图；
图5a示出了包括半导体控制整流器的半导体器件的截面图；
图5b示出了包括非浮动p型沟道挡块的半导体控制整流器的截面图；
图5c示出了包括浮动沟道挡块和非浮动p型沟道挡块的半导体控制整流器的截面图；
图6示出了包括浮动沟道挡块的二极管的截面图；
图7示出了包括浮动沟道挡块的pnp晶体管的截面图；
图8示出了包括浮动沟道挡块的扩散电阻器的截面图；
图9示出了包括被浮动沟道挡块围绕的n型阱的半导体器件的平面图；
图10a示出了具有集成回流二极管并包括被相邻接的浮动沟道挡块围绕的n型阱的半导体控制整流器的平面图；
图10b示出了具有集成回流二极管并包括被间隔的浮动沟道挡块围绕的n型阱的半导体控制整流器的平面图；
图11a示出了包括被相邻接的浮动沟道挡块围绕的n型阱的半导体控制整流器的平面图；
图11b示出了包括被间隔的浮动沟道挡块围绕的n型阱的半导体控制整流器的平面图；以及
图11c示出了包括被间隔的浮动沟道挡块围绕的n型阱和外部触发电路的半导体控制整流器的平面图。
具体实施方式
半导体器件可以包括衬底，布置在衬底上的材料或组分形成附加层。存在不同层将使这些器件具有显著电容。以前这样的器件可能具有1pF的电容。针对高频应用，例如高速通信系统，如通用串行总线(USB)3.0，使用具有低电容的集成电路器件可以是有益的。越来越期望拥有电容在250fF或以下的器件。可以通过使器件在物理上更小来实现器件电容的降低。
半导体器件的一个应用是提供静电放电(ESD)保护器件。以前，这些器件可以提供高达8kV接触放电的ESD保护。然而，越来越期望提供更高电压(例如15kV或25kV或以上)的ESD性能。可以通过使器件在物理上更大来实现这一点。
既要使器件更大以改善它们的ESD性能，又要使器件更小以降低它们的电容，这两种相互矛盾的需求要求一种能够实现高ESD性能同时保持低电容的创新方案。
图1a示出了半导体器件100a的截面图，包括具有第一表面103的p性衬底102、从第一表面103延伸到衬底102中且具有第一关联耗尽区106的第一n型阱104、以及从第一表面103延伸且具有第二关联耗尽区110的第二n型阱108。第一和第二n型阱104和108彼此电隔离。衬底102的接地部120与第一和第二耗尽区106和110相邻接。使用中，接地部120可以与电接地相连。器件100的电容可以被认为在一定程度近上似包括第一n型阱104的边界130和第一耗尽区106的边界132之间的平行极板电容的等同。在第二n型阱的边界134和第二耗尽区110的边界136之间可以出现另一电容。
为确保器件100a的电容尽可能地低，需要配置器件100a以具有尽可能宽的耗尽区；这可以通过使用具有低掺杂浓度的p型衬底102来实现。例如，为了实现250fF的总电容，针对包括金属化叠层和封装的完整器件(其电容为100fF)，衬底掺杂浓度可以近似1014cm-3。使用这种低掺杂浓度可能出现的一个问题是，布置在衬底表面上的氧化层，即使氧化物电荷水平很低，例如3x1010cm-2，也可能引起在氧化层下方的衬底中形成反型层。反型层的存在可以增加器件的电容，如下文公开。
图1b示出了与图1a的器件100a类似的半导体器件100b的截面图，其中氧化层140布置在衬底102的上方。氧化层140的存在可能导致在衬底102的较薄部分中形成反型层。反型层142提供第一和第二n型阱104和108之间的电连接，因而第一和第二n型阱104和108不再彼此电隔离。因此，反型层142有效地使n型区从第一n型104连续延伸至第二n型阱108。因此，可以形成复合耗尽区150。复合耗尽区150的边界152可被认为形成平行极板电容器装置的一个极板，另一个极板包括第一和第二n型阱104和108的边界132和134以及反型层142。这些边界的面积越大可能不利地使器件100b的电容比图1a的器件100a的电容更大。这种器件100b的另一个缺点可以是，相比图1a的器件100a增加了第一和第二n型阱104和108之间的漏电流，
仿真和测量都已表明，反型层可以使典型器件的电容增加，针对器件尺寸和氧化电荷级别的典型值，每1微米宽的反型层将增加22fF。这对寻求设计总电容在250fF或以下的器件来说是非常不利的。
图1c示出了与图1b示出的器件100b类似的半导体器件100c的截面图。器件100c还包括位于第一n型区104和第二n型区108之间的第一p型阱160和第二p型阱162。以下将有关图2详细讨论p型阱160。
图2示出了图1c左侧的放大图。图2中与图1a、1b和1c中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。
除了n型阱204，器件200还具有p型阱260。p型阱260位于氧化层240的下方并被配置为使反型层242断开。反型层242断开的作用是减小了耗尽区206的范围，因而也减小了耗尽区和衬底202的接地部220之间的边界232的范围。耗尽区206的边界232的范围减小使器件的电容减小。值得注意的是，p型阱260还使耗尽区260的范围断开，使得p型阱260通过与衬底202的接地部220电接触而接地。
图3a示出了根据发明构思的可以降低与图1b和1c所示器件关联的电容和漏电流的半导体器件300a的截面图。图3中与之前图中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。
器件300a包括布置在衬底302中位于n型阱304和反型层342之间位置上的浮动沟道挡块370a。浮动沟道挡块370a与n型阱304接触但是不与衬底的接地部320接触，因为其完全嵌在耗尽区之中。因此，浮动沟道挡块自身不接地，而是其电势相对于接地是浮动的。浮动沟道挡块370a被配置为使反型层342断开，使得n型阱304和反型层342之间的电耦合显著降低。反型层342中的电荷只能经由n型阱-浮动沟道挡块电容以及浮动沟道挡块-反型层电容间接地与n型阱304中的电荷耦合，相比于没有浮动沟道挡块370a而直接耦合的情形，这两种电容非常小。
将n型阱304与反型层342解耦合可以使器件300a的电容相比缺少这种浮动沟道挡块370a的器件显著降低。之所以出现这样的降低是因为反型层342不再用于使n型阱304延伸跨过衬底302，因而降低了与n型阱304耦合的等效平行极板电容的有效面积。
浮动沟道挡块370a可以实质上整体延伸穿过反型层地。反型层通常具有小于5nm的深度，并且浮动沟道挡块370a可以具有0.1μm至0.5μm的深度。
将要理解的是，可以在与图1b所示器件类似的器件中布置与第二n型阱(未示出)相邻接的第二浮动沟道挡块(未示出)。这些浮动沟道挡块的存在可以有效地使反型层与两个n型阱隔离，从而有利地降低了整个装置的电容量。
仿真分析已表明，浮动沟道挡块存在合适的掺杂浓度范围，其中浮动沟道挡块是p掺杂。仿真表明，在浮动沟道挡块中的p掺杂浓度达到大约1019cm-3前总电容基本保持不变。在这个浓度级别以上，总电容开始显著增加，因为浮动沟道挡块开始过掺杂n型阱周围的耗尽层；其结果是，随着浓度增加浮动沟道挡块逐渐更好地与p型衬底的接地部相连。当足够高地掺杂浮动沟道挡块时，其相对衬底的接地部不再浮动，然后n型阱-浮动沟道挡块电容将增加到总电容中，使得器件电容整体增大。因此，浮动沟道挡块的有益掺杂级别可以是近似1018cm-3，或者可以小于1018cm-3，或者可以小于1017cm-3。
使用浮动沟道挡块的收益程度将依赖于器件中包括的氧化物电荷量。在现代互补金属氧化物-半导体(CMOS)制造工厂中，氧化物电荷量可以限制为大约6x1010cm-2；仿真建议，在这个级别上浮动沟道挡块可以使器件电容降低大约20fF。然而，在早期制造工厂里，氧化物电荷可以是1011cm-2的数倍，并且仿真表明，电容降低可以近似100fF。
图3b示出了与图3a所示器件300a类似的半导体器件300b的截面图。图3b中与之前图中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。
器件300b包括布置在反型层342和n型阱304之间但不与n型阱304接触的浮动沟道挡块370b。浮动沟道挡块370b布置为使得在浮动沟道挡块370b和n型阱304之间存在较小间隙372。间隙372可以实现具有大于1019cm-3的更高掺杂浓度的浮动沟道挡块370b的使用。间隙372可以近似0.5微米；大于1微米的间隙372看起来不会提供任何附加益处。因而间隙可以实质上小于1.5微米、1.25微米或1微米。衬底302在浮动沟道挡块370b和n型阱304之间的区域中延伸到第一表面303。
图4示出了与图3a所示器件300a类似的半导体器件400的截面图。图4中与之前图中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。
器件400包括浮动沟道挡块470和非浮动沟道挡块460。两种浮动挡块可以在相同的器件中使用。将要理解的是，为保持在相对接地的浮动电势，浮动沟道挡块470必须保持足够小的尺寸从而不致扰动(perturb)耗尽区406的范围，从而允许浮动沟道挡块470和衬底402的接地部420之间的直接接触。如果它们之间存在直接接触，则浮动沟道挡块470实际上成为与沟道挡块460类似的非浮动沟道挡块。
图5a示出了半导体控制整流器(SCR)500a的截面图。SCR可以用作每单位面积具有特高ESD性能的一种ESD器件。
SCR 500a包括：衬底502、布置在衬底502上的n型阱504、n型阱504内的n+扩散512、n型阱504内的p+扩散、布置在衬底502上的p型阱516；p型阱516内的n+扩散517、以及p型阱516内的p+扩散518。n型阱504的存在使得在衬底502中形成耗尽区506。耗尽区506的外部是衬底502的接地部520。n型阱504的边界530和耗尽区506的边界532可以被认为等效于平行极板电容器的极板。SCR500a还包括：与n型阱504内的n+扩散512和p+扩散514相连的第一电端子580；以及与p型阱516内的n+扩散517和p+扩散518相连的第二电端子582。使用中，第一端子580被配置为相对于第二端子582保持在正电压。一旦n型阱504和衬底520之间的结电压超过对应于器件500a的击穿电压的阈值，SRC就触发。
将要理解的是，如果第二电端子582相对于第一电端子580保持在正电压，则SCR500a将操作为从p型阱516中的p+扩散518流到n型阱504中的n+扩散512的电流的常规二极管。因此，可以说SCR500a包括集成回流二极管。
图5b示出了与图5a所示器件500a类似的SCR 500b的截面图。图5b中与之前图中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。为了使本公开清楚，未示出其他特征例如第一和第二电接触。
SCR可包括布置在衬底502上方的氧化层540。氧化层的存在可以引起反型层542的形成，如上文有关图1b所讨论的。反型层542使n型阱504延伸到p型阱516。这种延伸将增加器件的电容，如上文有关图1b所讨论的。
图5c示出了与图5b所示器件500b类似的SCR 500c的截面图。图5c中与之前图中的特征相类似的特征具有对应的附图标记，并且为使本公开清楚而不必描述。
SCR 500c包括布置为与n型阱504相邻但不接触的浮动沟道挡块570。浮动沟道挡块570被配置为使反型层542断开，但还被配置为保持与衬底502的接地部520分离，因而其电势相对接地浮动。通过使反型层542断开，浮动沟道挡块570降低了n型阱504和反型层542之间的耦合，如上文有关图3a和3b所述，从而降低了器件500c的电容。需要特别注意的是，尽管浮动沟道挡块570降低了器件500c的电容，但是并没有降低器件500c的ESD性能，这是因为浮动沟道挡块570的电势相对接地浮动。因此，器件500c中存在的浮动沟道挡块570有利地实现器件同时保持高ESD性能和低电容。
将要理解的是，SCR 500c还可以被配置有与n型阱504直接接触(未示出)的浮动沟道挡块。
图6示出了包括二极管600的半导体器件的截面图。二极管600包括与n型阱604耦合的阴极683、与n型阱604直接接触的第一p型阱605，其中n型阱604和第一p型阱605都布置在p型衬底602内。p型衬底602包括耗尽区606和与耗尽区的至少一部分相邻接的电接地区620。电接地区620耦合到阳极684。耗尽区606延伸到第二p型阱616。布置在衬底602上方的氧化层640引起反型层642的形成。浮动沟道挡块670布置在n型阱604和第二p型阱616之间的耗尽区之中，并被配置为使反型层642断开，使得n型阱604和反型层642之间的电耦合降低。这种电耦合降低可以有利地使二极管600的电容降低。
将要理解的是，二极管600可被配置为形成ESD保护器件的一部分。还将要理解的是，二极管可以是雪崩二极管(avalanche diode)。
图7示出了包括pnp-晶体管700的半导体器件的截面图。晶体管700包括与p+扩散705耦合的发射极端子785，其中p+扩散705布置在n型阱704内。布置在p型衬底702上的n型阱704耦合到基极端子。p型衬底包括与n型阱704接近并延伸到p型阱716的耗尽区706。耗尽区706与衬底702的耦合到集电极端子787的电接地部720相邻接。布置在衬底702上方的氧化层引起反型层742的形成。浮动沟道挡块770布置在n型阱704和p型阱716之间的耗尽区内，并被配置为使反型层742断开，使得反型层742和n型阱704之间的电耦合降低。这种电耦合降低可以有利地使晶体管700的电容降低。
将要理解的是，晶体管700可被配置为形成ESD保护器件的一部分。还将要理解的是，其他晶体管可以有利地包括浮动沟道挡块以降低其电容，例如，接地栅极n型金属氧化物半导体场效应(nMOS)晶体管(未示出)可以有利地包括浮动沟道挡块。
图8示出了包括扩散电阻器800的半导体器件的截面图。电阻器800包括与第一电端子888和第二电端子889耦合的n型阱804。与图7中的特征相类似的特征具有对应的附图标记，并且为使本公开更清楚可不再进一步描述。
使用中，电阻器800被配置为具有施加在第一端子888和第二端子889之间的电势差，使得电流可以根据器件电阻在端子之间的流动。电阻800内存在的浮动沟道挡块870可有利地降低电阻800的电容。
将要理解的是，电阻800可被配置为形成ESD保护器件的一部分，或者可被配置为形成任何其他半导体器件内的电阻性单元。
图9示出了包括衬底902、n型阱904、第二阱908和浮动沟道挡块970的半导体器件900的平面图。第二阱908可以是n型阱或者p型阱。浮动沟道挡块970在衬底表面上完整地围绕n型阱904。因此，浮动沟道挡块970用于使n型阱904与可以存在于器件900上浮动沟道挡块970所包围的区域之外的反型层(未示出)解耦合。器件900包括在n型阱904和浮动沟道挡块970之间的间隙972。将要理解的是，备选地，浮动沟道挡块970可以与n型阱904直接接触(未示出)。还将要理解的是，当考虑平面图时，有关图3a、3b、4、5c、6、7和8公开的浮动沟道挡块还可以形成包围它们各自n型阱的连续结构。
图10a示出了包括SCR的ESD保护器件1000a的平面图。器件1000a包括具有n型阱1004和p型阱1016的p型衬底1002。n+扩散1012和p+扩散1014位于n型阱1004之内。n+扩散1017和p+扩散1018位于p型阱1016之内。第一电端子1080与n型阱1004中的n+扩散1012和p+扩散1014相连。第二电端子1082与p型阱1016中的n+扩散1017和p+扩散1018相连。
浮动沟道挡块1070以连续环形的形式围绕n型阱1004。浮动沟道挡块1070与n型阱1004直接接触。浮动沟道挡块1070的存在用于降低器件的电容而不损害器件的静电放电性能。
将要理解的是，可以通过增加n型阱1004的宽度来提高ESD性能。图10a中，这对应于n型阱1004在垂直方向的范围增加。备选地，可以通过在器件中添加附加的n型阱来提高ESD性能。图10a中示出了附加的n型阱1005。将要理解的是，器件中可以包括多个n型阱和p型阱以达到特定ESD性能目标。器件中存在围绕每一个n型阱的浮动沟道挡块用于降低器件电容。
图10b示出了与有关图10a公开的器件类似的ESD保护器件1000b的平面图。器件1000b具有在n型阱1004和浮动沟道挡块1070之间的间隙1072。将要理解的是，如有关图5的公开，n型阱1004和p型阱1016都具有n+和p+扩散的配置向有关图10a和图10b公开的两个器件1000a和1000b均提供集成回流二极管。
图11a示出了与有关图10a公开的器件1000a类似的ESD保护器件1100a的平面图。器件1100a包括：包含p+扩散1114的n型阱1104，以及包含第一p+扩散1117a、第二p+扩散1117b和n+扩散1118的p型阱1116。浮动沟道挡块1170围绕n型阱1104并与n型阱1104直接接触。将要理解的是，n+和p+扩散的这种配置没有向器件提供任何回流二极管；器件1100a只包括SCR。
图11b示出了与有关图11a公开的器件1100a类似的ESD保护器件1100b的平面图。器件1100b被配置为包括在n型阱1104和浮动沟道挡块1170之间的间隙1172。
图11c示出了与有关图11b公开的器件1100b类似的ESD保护器件1100c的平面图。器件1100c包括与n型阱1104耦合的外部触发电路1174。外部触发电路使SCR触发电压能够降低到期望水平。本领域技术人员将要理解的是，器件1100c内可以包括各种不同触发器件，例如雪崩二极管或者正向偏置二极管叠层。
n型阱1104被浮动沟道挡块1170围绕，浮动沟道挡块1170被配置为降低器件1100c的电容，而不降低器件1100c的ESD性能。
本发明可以用于包括独立ESD保护器件的任何半导体器件。本发明为要求超低电容(例如250fF以下或150fF以下)以及高ESD性能(例如15kV以上或25kV以上)的器件提供了最大益处。需要这种性能的系统的示例包括高速通信系统，例如USB 3.0、USB 3.1、或者移动高清链路系统。
本发明还可有利地用于降低用于其他高速应用的其他半导体器件的电容。
将要理解的是，集成电路可包括本文公开的任意半导体器件。

Claims (15)

1.一种半导体器件，包括：
衬底，具有第一表面；
n型阱，从所述第一表面延伸到所述衬底中并被配置为在所述衬底中形成包围所述n型阱的耗尽区；
绝缘层，在所述衬底的所述第一表面上从所述n型阱延伸，所述绝缘层被配置为在所述衬底中形成从与所述第一表面邻接的所述n型阱延伸的反型层；其中
设置p型浮动沟道挡块，所述p型浮动沟道挡块被配置为延伸穿过所述反型层，以降低所述n型阱和所述反型层的至少一部分之间的耦合，并与所述衬底在所述耗尽区外部的剩余部分电断开。
2.根据权利要求1所述的半导体器件，其中所述p型浮动沟道挡块与所述n型阱直接接触。
3.根据权利要求1所述的半导体器件，其中所述p型浮动沟道挡块与所述n型阱分离。
4.根据权利要求1至3任一项所述的半导体器件，其中所述p型浮动沟道挡块包括围绕所述n型阱的连续结构。
5.根据权利要求1至3任一项所述的半导体器件，还包括：
多个n型阱；以及
多个p型浮动沟道挡块；
其中每个p型浮动沟道挡块布置在相应的一对n型阱之间。
6.根据权利要求1所述的半导体器件，还包括：从所述衬底的所述第一表面延伸的p型阱，所述绝缘层被配置为在所述n型阱和所述p型阱之间延伸，使得所述反型层在所述n型阱和所述p型阱之间延伸。
7.根据权利要求6所述的半导体器件，其中，在使用中，所述n型阱被配置为耦合到第一正电压，并且所述p型阱被配置为耦合到第二负电压。
8.根据权利要求7所述的半导体器件，其中，在使用中，所述p型阱被配置为耦合到电接地。
9.根据权利要求6至8任一项所述的半导体器件，包括：
多个n型阱；
多个p型阱；以及
多个p型浮动沟道挡块；
其中每个p型浮动沟道挡块布置在相应n型阱和相应p型阱之间。
10.根据权利要求6至8任一项所述的半导体器件，其中所述p型阱的p型掺杂浓度大于所述p型浮动沟道挡块的p型掺杂浓度。
11.根据权利要求1至3任一项所述的半导体器件，包括：
a)半导体控制整流器或晶闸管；
b)晶体管；
c)二极管；
d)扩散电阻器。
12.根据权利要求1至3任一项所述的半导体器件，其中所述p型浮动沟道挡块被配置为将所述反型层电拆分为与所述n型阱连接的第一部分和与所述n型阱断开的第二部分。
13.根据权利要求1至3任一项所述的半导体器件，其中所述衬底在所述耗尽区外部的剩余部分被配置为电接地。
14.一种静电放电保护器件，包括前述任一项权利要求所述的半导体器件。
15.一种电子器件，包括权利要求14所述的静电放电保护器件。
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