CN106952903A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法。所述半导体器件包括半导体衬底；位于所述半导体衬底中的埋层；位于所述半导体衬底第一表面的第一部分上的第一外延层；位于所述第一外延层第一部分中的阱区；位于所述第一外延层上的第二外延层，所述第二外延层包括与所述阱区接触的第一部分和与所述第一外延层接触的第二部分；以及分别位于所述第二外延层第一部分和第二部分中的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区经由第一电极电性连接，所述半导体衬底和所述埋层经由第二电极电性连接。相对于现有技术而言，本发明提供的半导体器件及其制造方法在改善半导体器件抗静电性能的基础上简化了制造工艺。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及半导体器件及其制造方法。
背景技术
静电放电(ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，因此ESD产生的能量远高于芯片的承受能力，可能导致芯片的功能暂时失效甚至永久损坏，因此通常需要ESD保护器件来保护电子器件。
可以基于多种电路结构实现具有ESD保护功能的半导体器件，图1示出现有技术提供的半导体器件的等效电路图，如图1所示，该半导体器件包括串联在输入输出端I/O和接地端GND之间的齐纳二极管DZ和第一整流二极管D1，以及连接在输入输出端I/O和接地端GND之间的第二整流二极管D2，输入输出端I/O例如是高速数据端口中的端子。在ESD保护器件的断开状态，输入输出端I/O用于数据传输。在静电释放时，路径L1或路径L2导通，该半导体器件处于导通状态，从而提供静电的放电路径。
图2示出图1中半导体器件的截面图，对应于图1，其中，半导体衬底107和N型埋层106构成齐纳二极管DZ的PN结，N型外延层103和P型掺杂区101构成第一整流二极管D1的PN结，P型外延层104和N型掺杂区102构成第二整流二极管D2的PN结。
由于电流的累积效应以及N型外延层103的寄生电容效应，大部分的ESD电流会在P型掺杂区101正下方的N型埋层103聚集，因此当ESD电流很大时，在ESD电流累积效应的作用下，P型掺杂区101正下方的N型埋层103就可能会首先发生击穿，最终使得齐纳二极管DZ失效。且由于半导体器件的寄生电容与P型掺杂区101的面积相关，若要增加P型掺杂区101的面积以降低齐纳二极管DZ的失效风险，必然导致半导体器件的寄生电容增大，该半导体器件的这一结构特点，大大阻碍了对其鲁棒性的提高和对其电容的降低。
图3示出齐纳二极管DZ和可控硅整流管SCR的I-V曲线。如图所示，相对于齐纳二极管DZ而言，可控硅整流管SCR具有更低的可钳位电压和更低的电容，由于可控硅整流管SCR的这一特性，现有的一些ESD器件中，开始采用具有低电容且低钳位电压的可控硅整流管SCR来代替图2中由齐纳二极管DZ与第一整流二极管D1形成的路径L2，以获得低电容与高鲁棒性。
但在实际应用中，现有的采用可控硅整流管SCR的半导体器件，由于在整个衬底表面形成外延层，且在外延层上形成的第二整流二极管D2为横向器件，因此将第二整流二极管D2的阳极与可控硅整流管SCR的阴极相连时，引出第二整流二极管D2的阳极的方式复杂，例如需要用到深扩散区，或深沟槽或贯穿通道等，工艺复杂。
因此，期望在降低半导体器件电容且提高其鲁棒性的同时，简化其制造工艺。
发明内容
有鉴于此，本发明提供一种半导体器件及其制造方法，其可在降低半导体器件电容且提高其鲁棒性的基础上，简化制造工艺。
根据本发明的第一方面，提供一种半导体器件，包括：半导体衬底，所述半导体衬底的掺杂类型为第一掺杂类型；以及位于所述半导体衬底第一表面的第一部分上的第一外延层，所述第一外延层的掺杂类型为第二掺杂类型。
优选地，还包括位于所述半导体衬底中的埋层，所述埋层的掺杂类型为第二掺杂类型。
优选地，还包括位于所述第一外延层第一部分中的阱区，所述阱区的掺杂类型为第一掺杂类型。
优选地，还包括位于所述第一外延层上的第二外延层，所述第二外延层包括与所述阱区接触的第一部分和与所述第一外延层接触的第二部分。
优选地，还包括分别位于所述第二外延层第一部分和所述第二外延层第二部分中的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型分别为第一掺杂类型和第二掺杂类型。
优选地，还包括第一电极和第二电极，所述第一电极位于所述第二外延层上，用于电性连接所述第一掺杂区和所述第二掺杂区，所述第二电极位于所述半导体衬底第一表面的第二部分上，所述第二电极用于电性连接所述半导体衬底和所述埋层。
优选地，还包括第三电极，所述第三电极位于所述半导体衬底的第二表面，所述第二表面和所述第一表面相对。
优选地，还包括绝缘层，所述绝缘层覆盖所述半导体器件，且所述第一电极透过所述绝缘层部分裸露在外。
优选地，所述绝缘层包括第一绝缘层，所述第一绝缘层覆盖所述半导体器件，所述第一电极经由穿过所述第一绝缘层的第一导电通道与所述第一掺杂区和所述第二掺杂区电性连接，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底和所述埋层电性连接。
优选地，还包括至少一个第三掺杂区，所述第三掺杂区位于所述埋层中，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底和所述第三掺杂区电性连接，所述第三掺杂区的掺杂类型为第二掺杂类型。
优选地，所述绝缘层还包括具有第一开口的第二绝缘层，所述第二绝缘层设置于所述第一绝缘层上，且所述第一电极经由第一开口部分裸露在外。
优选地，所述绝缘层还包括具有第二开口的第三绝缘层，所述第三绝缘层设置于所述第二绝缘层上，所述第二开口和所述第一开口连通形成第一层叠开口，所述第一电极经由第一层叠开口部分裸露在外。
优选地，还包括第一隔离结构，所述第一隔离结构从所述第二外延层第一部分和所述第二外延层第二部分之间延伸至所述半导体衬底中，用于隔离所述第一外延层的第一部分和所述第二外延层的第二部分。
优选地，还包括第二隔离结构，所述第二隔离结构从所述第二外延层第二部分的表面延伸至所述半导体衬底中，所述第二隔离结构相对于所述第一隔离结构设置于所述第一外延层第一部分的另一侧，用于限定所述第一掺杂区与所述第二外延层第一部分之间的结面积。
优选地，所述第一隔离结构和所述第二隔离结构均为隔离沟槽。
优选地，所述第二外延层为本征外延层。
根据本发明的第二方面，提供一种半导体器件的制造方法，包括：在半导体衬底中形成埋层，所述半导体衬底和所述埋层的掺杂类型分别为第一掺杂类型和第二掺杂类型；以及在所述半导体衬底第一表面的第一部分上形成第一外延层，所述第一外延层的掺杂类型为第二掺杂类型。
优选地，还包括在所述第一外延层的第一部分中形成阱区，所述阱区的掺杂类型为第一掺杂类型。
优选地，还包括在所述第一外延层上形成第二外延层，所述第二外延层包括与所述阱区接触的第一部分和与所述第一外延层接触的第二部分。
优选地，还包括在所述第二外延层的第一部分中形成第一掺杂区，在所述第二外延层的第二部分中形成第二掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型分别为第一掺杂类型和第二掺杂类型。
优选地，还包括形成第一电极和第二电极，所述第一电极位于所述第二外延层上，用于电性连接所述第一掺杂区和所述第二掺杂区，所述第二电极位于所述半导体衬底第一表面的第二部分上，所述第二电极用于电性连接所述半导体衬底和所述埋层。
优选地，在形成第一掺杂区和第二掺杂区的步骤之后，还包括：形成绝缘层，所述绝缘层覆盖所述半导体器件，且所述第一电极透过所述绝缘层部分裸露在外。
优选地，形成绝缘层的步骤包括：形成第一绝缘层，所述第一绝缘层覆盖所述半导体器件，所述第一电极经由穿过所述第一绝缘层的第一导电通道与所述第一掺杂区和所述第二掺杂区电性连接，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底的第二部分和所述埋层电性连接。
优选地，形成绝缘层的步骤还包括：在所述第一绝缘层上形成具有第一开口的第二绝缘层，所述第二绝缘层设置于所述第一绝缘层上，且所述第一电极经由第一开口部分裸露在外。
优选地，形成绝缘层的步骤还包括：在所述第二绝缘层上形成具有第二开口的第三绝缘层，所述第二开口和所述第一开口连通形成第一层叠开口，所述第一电极经由第一层叠开口部分裸露在外。
优选地，在形成绝缘层的步骤之后，还包括：在所述半导体衬底的第二表面形成第三电极。
优选地，形成第一掺杂区和第二掺杂区的步骤还包括：在所述埋层中形成至少一个第三掺杂区，所述第三掺杂区的掺杂类型为第二掺杂类型。
优选地，还包括：形成第一隔离结构，所述第一隔离结构从所述第二外延层第一部分和第二部分之间延伸至所述半导体衬底中，用于隔离所述第一外延层的第一部分和所述第二外延层的第二部分；以及形成第二隔离结构，所述第二隔离结构从所述第二外延层第二部分的表面延伸至所述半导体衬底中，所述第二隔离结构相对于所述第一隔离结构设置于所述第一外延层第一部分的另一侧，用于限定所述第一掺杂区与所述第二外延层第一部分之间的结面积。
根据本发明实施的半导体器件，通过在半导体衬底的部分区域上形成外延层，在降低其电容且提高其鲁棒性的基础上，电极仅需要穿过绝缘层便可实现可控硅整流管和整流二极管的电连接，简化了制造工艺。
附图说明
通过以下参照附图对发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术提供的半导体器件的等效电路图。
图2示出图1中半导体器件的截面图。
图3示出齐纳二极管DZ和可控硅整流管SCR的I-V曲线。
图4示出本发明第一实施例提供的半导体器件的截面图。
图5示出图4示出的半导体器件的等效电路图。
图6示出本发明第一实施例提供的半导体器件中掺杂浓度分布曲线。
图7示出本发明第二实施例提供的半导体器件的截面图。
图8a至图8h示出本发明第三实施例提供的半导体器件制造方法不同阶段的示意图
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图4示出本发明第一实施例提供的半导体器件的截面图。如图4所示，本发明第一实施例提供的半导体器件包括半导体衬底401、位于半导体衬底中的埋层402、在半导体衬底401第一表面的第一部分上选择性地形成的第一外延层403、位于第一外延层403第一部分中的阱区404、位于第一外延层403上的第二外延层、位于第二外延层第一部分405中的第一掺杂区407、位于第二外延层第二部分406中的第二掺杂区408、用于电性连接第一掺杂区407和第二掺杂区408的第一电极410、用于电性连接半导体衬底401和埋层402的第二电极411以及位于半导体衬底401第二表面的第三电极412。半导体衬底401、阱区404以及第二掺杂区408的掺杂类型为N型，埋层402、第一外延层403以及第一掺杂区407的掺杂类型为P型。
在该实施例中，为获得较低的电阻率，半导体衬底401高掺杂，第二外延层的掺杂类型可以为超低浓度N型掺杂，也可以为超低浓度P型掺杂，其掺杂浓度通常低于7e13atoms/cm3。优选地，第二外延层可以为本征外延层，第二外延层在第一外延层与阱区自掺杂的影响下，第二外延层第一部分405的掺杂类型为N型，第二外延层第二部分406的掺杂类型为P型。
优选地，半导体器件还包括绝缘层，绝缘层覆盖所述半导体器件，且第一电极410透过绝缘层部分裸露在外。在本实施例中，所述绝缘层包括第一绝缘层413、第二绝缘层414以及第三绝缘层415，第一绝缘层413覆盖半导体衬底401的第一表面、第一外延层403以及第二外延层，第一电极410经由穿过第一绝缘层413的第一导电通道与第一掺杂区407和第二掺杂区408电性连接，第二电极411经由穿过第一绝缘层413的第二导电通道与半导体衬底401和埋层402电性连接；第二绝缘层414设置于第一绝缘层413上，第二绝缘层414具有对应于第一电极410的第一开口，第三绝缘层415设置于第二绝缘层414上，且第三绝缘层415具有对应于第一开口的第二开口，第二开口和第一开口连通形成第一层叠开口，第一电极410经由第一层叠开口部分裸露在外。如图4所示，第二绝缘层414覆盖第二电极411，但在另外的替代实施例中，第二绝缘层414和第三绝缘层415分别具有对应于第二电极411的第三开口和第四开口，第三开口和第四开口连通形成第二层叠开口，第二电极411经由第二层叠开口部分裸露在外，用于与外部器件进行电性连接，其中，第二电极411是否经由第二层叠开口裸露在外不应作为对本发明实施例的限制。第一绝缘层413为氧化层，例如SiO2，用于电绝缘；第二绝缘层414为层间介质层ILD，例如为SiO2；第三绝缘层415为钝化层，如SiN层，用于隔绝外部的水汽和空气。
优选地，半导体器件还包括第一隔离结构416和第二隔离结构417，第一隔离结构416从所述第二外延层第一部分405和第二部分406之间延伸至所述半导体衬底401中，用于隔离SCR器件形成的导电路径以及二极管D3形成的导电路径。第二隔离结构407从所述第二外延层第一部分405的表面延伸至所述半导体衬底401中，相对于所述第一隔离结构416设置于所述第二外延层第一部分405的另一侧，用于限定所述第一掺杂区407与所述第二外延层第一部分405之间的结面积，即图2中第二晶体管中PN结的结面积，使得第二晶体管中PN结具有较小的结电容，从而降低半导体器件的电容。第一隔离区416和第二隔离区417例如为填充氧化物的隔离沟槽。
图5为图4示出的半导体器件的等效电路图。如图5所示，图4示出的半导体器件的等效电路包括并联于输入输出端I/O端和接地端GND的可控硅整流管SCR和整流二极管D3，可控硅整流管SCR对应为相互电性连接的第一晶体管D1和第二晶体管D2，第一电阻R1对应为第一晶体管D1基极与接地端之间的等效电阻。
对应于图4，第一掺杂区407、第二外延层的第一部分405、阱区404、第一外延层403、埋层402以及半导体衬底401构成了图5中的SCR器件，由于SCR器件由第一晶体管D1和第二晶体管D2构成，第一晶体管D1例如为NPN型，第二晶体管D2例如为PNP型，其中，第一掺杂区407、第二外延层的第一部分405以及第一外延层403构成了第二晶体管D2，第一掺杂区407以及第二外延层的第一部分405构成了第二晶体管D2中的PN结，第二掺杂区408、第二外延层的第二部分406构成了第一晶体管D1的PN结。第一电极410经由穿过第一绝缘层413的第一导电通道与第一掺杂区407和第二掺杂区408电性连接，即实现了整流二极管D3的阴极与可控硅整流管SCR的阳极之间的电性连接。
相对于现有技术而言，本发明第一实施例提供的半导体器件采用可控硅整流管代替了串联的整流二极管和齐纳二极管，降低了半导体器件的电容并提高了其鲁棒性，且由于仅在半导体衬底的部分区域上形成有第一外延层，使得第二电极经由穿过第一绝缘层的第二导电通道便可以实现与半导体衬底的第二部分和埋层的电性连接，即实现了整流二极管的阳极与可控硅整流管的阴极之间的电性连接，简化了制造工艺。
图6示出本发明第一实施例提供的半导体器件中掺杂浓度分布曲线。如图6所示，第二外延层的第一部分(2nd N-pei)的掺杂浓度最低，埋层(PBL)的掺杂浓度较低，第一掺杂区(P+)的掺杂浓度最高，半导体衬底(Nsub)的掺杂浓度次之，阱区(Nwell)的掺杂浓度低于半导体衬底(Nsub)的掺杂浓度但高于埋层(PBL)的掺杂浓度。
图7示出本发明第二实施例提供的半导体器件的截面图。如图7和图4所示，根据第二实施例的半导体器件和根据第一实施例的半导体器件的不同之处在于，第二电极411的数量为2个而不是1个，对应地，第三掺杂区409的数量为2个而不是1个，2个第二电极411对称设置于第一外延层403的两侧，且本发明第二实施例提供的半导体器件中不再设置有第二隔离结构417。
根据第二实施例的半导体器件的其他方面与根据第一实施例的半导体器件相同，在此不再详述。
图8a至图8h示出本发明第三实施例提供的半导体器件制造方法不同阶段的示意图，该方法用于制造根据第一实施例的半导体器件。
如图8a所示，在半导体衬底401的第一表面形成第一氧化层418后，在所述第一氧化层418上形成第一抗蚀刻掩膜，通过离子注入工艺将硼离子注入半导体衬底401中，形成埋层402，然后去除第一抗蚀刻剂掩膜，在第一氧化层418上形成第一阻挡层419，所述第一阻挡层419例如为SiN层，并在高温环境下通过热推进工艺对埋层402进行处理。
如图8b所示，在第一阻挡层419表面形成第二抗蚀刻剂掩膜，通过光刻胶蚀刻法使得埋层402部分裸露在外，并去除第二抗蚀刻剂掩膜。
如图8c所示，在埋层402裸露在外的部分上形成第一外延层403，第一阻挡层419作为第一外延层403的掩蔽层，用于在半导体衬底401第一表面的第一部分上选择性地形成第一外延层403，第一外延层403掺杂浓度例如为2e15～5e16atoms/cm3。
如图8d所示，在第一外延层403表面形成第二氧化层420，并在第二氧化层420表面形成第三抗蚀刻剂掩膜，然后进行离子注入，形成阱区404，去除第三抗蚀刻剂掩膜后在第二氧化层420表面形成第二阻挡层421，并在高温条件下通过热推进工艺对阱区404进行处理，第二阻挡层421用于避免在热推进操作中阱区404外扩污染第一外延层403中没有离子注入的区域。其中，为了尽量减小阱区404中掺杂离子在后续形成第二外延层时的外扩现象，优选采用砷或锑进行离子注入以形成阱区404。
如图8e所示，若去除第二阻挡层421并在第一外延层403的全部区域上形成第二外延层，则在此过程中第一阻挡层419也会被同时去除，部分第二外延层将形成在半导体衬底401上，这是我们所不期望看到的。因而选择在第二阻挡层421表面形成第四抗蚀刻剂掩膜，并利用光刻胶蚀刻工艺使得阱区404以及部分第一外延层403裸露在外，在阱区404以及部分裸露在外的第一外延层403上形成第二外延层，其中，第二外延层包括与所述阱区404接触的第一部分405以及与第一外延层403接触的第二部分406。
如图8f所示，去除第一氧化层418、第二氧化层420、第一阻挡层419以及第二阻挡层421，在半导体衬底401的第一表面、第一外延层403表面以及第二外延层表面形成第一绝缘层413，并在第二外延层的第一部分405和第二部分406中分别形成第一掺杂区407和第二掺杂区408。
如图8g所示，在所述第一绝缘层413表面形成第五抗蚀刻剂掩膜，并通过光刻胶蚀刻法形成第一沟槽和第二沟槽，在第一沟槽和第二沟槽中填充氧化物，分别形成第一隔离结构416和第二隔离结构417，并在第一绝缘层413表面形成第二绝缘层414。需要说明的是，形成第一隔离结构416和第二隔离结构417的操作可在本阶段进行，也可在其他步骤例如图8e所示出的形成第二外延层的步骤中进行，对于形成第一隔离结构416和第二隔离结构417的操作的具体顺序不作特别限定。
如图8h所示，通过金属化工艺形成第一电极410、第二电极411以及第三电极412，第一电极410经由穿过第一绝缘层413的第一导电通道与第一掺杂区407和第二掺杂区408电性连接，第二电极411经由穿过第一绝缘层的第二导电通道与半导体衬底401和埋层402电性连接，第三电极412位于半导体衬底401的第二表面。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (28)
1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底的掺杂类型为第一掺杂类型；以及
位于所述半导体衬底第一表面的第一部分上的第一外延层，所述第一外延层的掺杂类型为第二掺杂类型。
2.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述半导体衬底中的埋层，所述埋层的掺杂类型为第二掺杂类型。
3.根据权利要求2所述的半导体器件，其特征在于，还包括位于所述第一外延层第一部分中的阱区，所述阱区的掺杂类型为第一掺杂类型。
4.根据权利要求3所述的半导体器件，其特征在于，还包括位于所述第一外延层上的第二外延层，所述第二外延层包括与所述阱区接触的第一部分和与所述第一外延层接触的第二部分。
5.根据权利要求4所述的半导体器件，其特征在于，还包括分别位于所述第二外延层第一部分和所述第二外延层第二部分中的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型分别为第一掺杂类型和第二掺杂类型。
6.根据权利要求5所述的半导体器件，其特征在于，还包括第一电极和第二电极，所述第一电极位于所述第二外延层上，用于电性连接所述第一掺杂区和所述第二掺杂区，所述第二电极位于所述半导体衬底第一表面的第二部分上，所述第二电极用于电性连接所述半导体衬底和所述埋层。
7.根据权利要求6所述的半导体器件，其特征在于，还包括第三电极，所述第三电极位于所述半导体衬底的第二表面，所述第二表面和所述第一表面相对。
8.根据权利要求6所述的半导体器件，其特征在于，还包括绝缘层，所述绝缘层覆盖所述半导体器件，且所述第一电极透过所述绝缘层部分裸露在外。
9.根据权利要求8所述的半导体器件，其特征在于，所述绝缘层包括第一绝缘层，所述第一绝缘层覆盖所述半导体器件，所述第一电极经由穿过所述第一绝缘层的第一导电通道与所述第一掺杂区和所述第二掺杂区电性连接，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底和所述埋层电性连接。
10.根据权利要求9所述的半导体器件，其特征在于，还包括至少一个第三掺杂区，所述第三掺杂区位于所述埋层中，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底和所述第三掺杂区电性连接，所述第三掺杂区的掺杂类型为第二掺杂类型。
11.根据权利要求9所述的半导体器件，其特征在于，所述绝缘层还包括具有第一开口的第二绝缘层，所述第二绝缘层设置于所述第一绝缘层上，且所述第一电极经由第一开口部分裸露在外。
12.根据权利要求11所述的半导体器件，其特征在于，所述绝缘层还包括具有第二开口的第三绝缘层，所述第三绝缘层设置于所述第二绝缘层上，所述第二开口和所述第一开口连通形成第一层叠开口，所述第一电极经由第一层叠开口部分裸露在外。
13.根据权利要求8所述的半导体器件，其特征在于，还包括第一隔离结构，所述第一隔离结构从所述第二外延层第一部分和所述第二外延层第二部分之间延伸至所述半导体衬底中，用于隔离所述第一外延层的第一部分和所述第二外延层的第二部分。
14.根据权利要求13所述的半导体器件，其特征在于，还包括第二隔离结构，所述第二隔离结构从所述第二外延层第二部分的表面延伸至所述半导体衬底中，所述第二隔离结构相对于所述第一隔离结构设置于所述第一外延层第一部分的另一侧，用于限定所述第一掺杂区与所述第二外延层第一部分之间的结面积。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一隔离结构和所述第二隔离结构均为隔离沟槽。
16.根据权利要求4所述的半导体器件，其特征在于，所述第二外延层为本征外延层。
17.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底中形成埋层，所述半导体衬底和所述埋层的掺杂类型分别为第一掺杂类型和第二掺杂类型；以及
在所述半导体衬底第一表面的第一部分上形成第一外延层，所述第一外延层的掺杂类型为第二掺杂类型。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，还包括在所述第一外延层的第一部分中形成阱区，所述阱区的掺杂类型为第一掺杂类型。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，还包括在所述第一外延层上形成第二外延层，所述第二外延层包括与所述阱区接触的第一部分和与所述第一外延层接触的第二部分。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，还包括在所述第二外延层的第一部分中形成第一掺杂区，在所述第二外延层的第二部分中形成第二掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型分别为第一掺杂类型和第二掺杂类型。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，还包括形成第一电极和第二电极，所述第一电极位于所述第二外延层上，用于电性连接所述第一掺杂区和所述第二掺杂区，所述第二电极位于所述半导体衬底第一表面的第二部分上，所述第二电极用于电性连接所述半导体衬底和所述埋层。
22.根据权利要求20所述的半导体器件的制造方法，其特征在于，在形成第一掺杂区和第二掺杂区的步骤之后，还包括：
形成绝缘层，所述绝缘层覆盖所述半导体器件，且所述第一电极透过所述绝缘层部分裸露在外。
23.根据权利要求22所述的半导体器件的制造方法，其特征在于，形成绝缘层的步骤包括：
形成第一绝缘层，所述第一绝缘层覆盖所述半导体器件，所述第一电极经由穿过所述第一绝缘层的第一导电通道与所述第一掺杂区和所述第二掺杂区电性连接，所述第二电极经由穿过所述第一绝缘层的第二导电通道与所述半导体衬底的第二部分和所述埋层电性连接。
24.根据权利要求23所述的半导体器件的制造方法，其特征在于，形成绝缘层的步骤还包括：
在所述第一绝缘层上形成具有第一开口的第二绝缘层，所述第二绝缘层设置于所述第一绝缘层上，且所述第一电极经由第一开口部分裸露在外。
25.根据权利要求24所述的半导体器件的制造方法，其特征在于，形成绝缘层的步骤还包括：
在所述第二绝缘层上形成具有第二开口的第三绝缘层，所述第二开口和所述第一开口连通形成第一层叠开口，所述第一电极经由第一层叠开口部分裸露在外。
26.根据权利要求22所述的半导体器件的制造方法，其特征在于，在形成绝缘层的步骤之后，还包括：
在所述半导体衬底的第二表面形成第三电极。
27.根据权利要求20所述的半导体器件的制造方法，其特征在于，形成第一掺杂区和第二掺杂区的步骤还包括：
在所述埋层中形成至少一个第三掺杂区，所述第三掺杂区的掺杂类型为第二掺杂类型。
28.根据权利要求20所述的半导体器件的制造方法，其特征在于，还包括：
形成第一隔离结构，所述第一隔离结构从所述第二外延层第一部分和第二部分之间延伸至所述半导体衬底中，用于隔离所述第一外延层的第一部分和所述第二外延层的第二部分；以及
形成第二隔离结构，所述第二隔离结构从所述第二外延层第二部分的表面延伸至所述半导体衬底中，所述第二隔离结构相对于所述第一隔离结构设置于所述第一外延层第一部分的另一侧，用于限定所述第一掺杂区与所述第二外延层第一部分之间的结面积。
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